【正文】 0 01 1 1 0 1 0 01 1 0 0 0 1 01 1 1 0 0 0 1 C0C1C2C3C4C5C6=0000 (38)它可以表示為：HG為生成矩陣，可見，如已知信息碼組U與生成矩陣G，即可生成碼組。將信息位和監(jiān)督位寫成相應(yīng)的矩陣形式為：C=(C0，C1，C2，C3，C4，C5，C6)= (U0，U1，U2)1 0 0 1 1 1 00 1 0 0 1 1 10 0 1 1 1 0 1=U(1)編碼方程設(shè)輸入的信息碼元為：U=(U0，U1，U2)輸出的碼組為： C=(C0，C1，C2，C3，C4，C5，C6) 輸出碼組中信息位為：C0=U0，C1=U1，C2=U2監(jiān)督位為：C3=U0⊕U2，C4=U0⊕U1⊕U2，C5=U0⊕U1，C6=U1⊕U2在輸出的碼組中，前3位即為信息位，后4位是監(jiān)督位。 線性分組碼編碼原理編碼原理的介紹以最簡單的(7,3)線性分組碼為例進(jìn)行說明。由于碼的生成多項式與碼的最小距離有關(guān)，容易根據(jù)糾錯能力要求來直接確定碼的構(gòu)造，因此，它是一類應(yīng)用廣泛的差錯控制碼。 (32)其中g(shù)(x)=xγ+αγ1xγ1+…+α1x+1因此，一旦生成多項式g(x)確定以后，該循環(huán)碼的生成矩陣就可以確定，進(jìn)而該循環(huán)碼的所有碼字就可以確定。gx... xG(x)=xk1(3)該循環(huán)碼中其它碼多項式都是g(x)的倍式。(2)g(x)是的一個因式；(1)g(x)是一個常數(shù)項為1的r=nk次多項式；可以證明生成多項式g(x)具有以下特性： 為了利用代數(shù)理論研究循環(huán)碼，可以將碼組用代數(shù)多項是來表示，這個多項式被稱為碼多項式，對于許用循環(huán)碼A=(αn1,αn4…αn1, αn2)、……還是許用碼組。αn2…α1, α0)為一循環(huán)碼組，則(αn2,循環(huán)碼最大的特點就是碼字的循環(huán)特性，所謂循環(huán)特性是指：循環(huán)碼中任一許用碼組經(jīng)過循環(huán)移位后，所得到的碼組仍然是許用碼組。 循環(huán)碼循環(huán)碼是線性分組碼的一個重要子集，是目前研究得最成熟的一類碼。校驗位的數(shù)目與傳輸數(shù)據(jù)的總位數(shù)有關(guān)，可以通過漢明規(guī)則進(jìn)行計算：　 　　d+p+1≤2pd表示傳輸數(shù)據(jù)位數(shù)目，p表示校驗位數(shù)目。單個比特位的錯誤可以通過計算1的數(shù)目是否正確來檢測出來，如果1的數(shù)目錯誤，說明有一個比特位出錯，這表示數(shù)據(jù)在傳輸過程中受到噪音影響而出錯。例如，數(shù)據(jù)1001總共是4個比特位，包括2個1，1的數(shù)目是偶數(shù)，因此，如果是偶校驗，那么增加的校驗位就是一個0，反之，增加一個1作為校驗位。漢明碼利用奇偶塊機制降低了前向糾錯的成本。與其他的錯誤校驗碼類似，漢明碼也利用了奇偶校驗位的概念，通過在數(shù)據(jù)位后面增加一些比特，可以驗證數(shù)據(jù)的有效性。線性分組碼種類眾多，下面對其中的典型代表進(jìn)行簡單介紹。這樣，一個k比特信息的線性分組碼可以映射到一個長度為n碼組上，該碼組是從M=2k個碼組構(gòu)成的碼集中選出來的，這樣剩下的碼組就可以對這個分組碼進(jìn)行檢錯或糾錯。當(dāng)分組碼的信息碼元與監(jiān)督碼元之間的關(guān)系為線性關(guān)系時，這種分組碼就稱為線性分組碼。在分組碼中，監(jiān)督位被加到信息位之后，形成新的碼。第三章 線性分組碼編碼原理和仿真實現(xiàn)線性分組碼中的分組是指編碼方法是按信息分組來進(jìn)行的，而線性則是指編碼規(guī)律即監(jiān)督位與信息位之間的關(guān)系遵從線性規(guī)律。Verilog HDL可以完成實際電路不同抽象級別的建模，具體而言，有三種描述形式：如果從電路結(jié)構(gòu)的角度來描述電路模塊，則稱為結(jié)構(gòu)描述形式；如果對線型變量進(jìn)行操作，就是數(shù)據(jù)流描述形式；如果只從功能和行為的角度來描述一個實際電路，就成為行為級描述形式。說明部分可以分散于模塊的任何地方，但是變量、寄存器、線網(wǎng)和參數(shù)等的說明必須在使用前出現(xiàn)。一個模塊的基本架構(gòu)如下：module module_name(port_list) //聲明變量和信號 reg //寄存器 wire //線網(wǎng) parameter //參數(shù) input //輸入信號 output //輸出信號 inout //輸入/輸出信號 function //函數(shù) task //任務(wù) …… //Statements initial assignment always assignment module assignment gate assignment UDP assignment coninous assignmentendmodule說明部分用于定義不同的項，比如模塊描述中使用的寄存器和參數(shù)。用模塊描述某個設(shè)計的功能或結(jié)構(gòu)，以及與其他模塊通信的外部接口，一般來說，一個文件就是一個模塊，但并不絕對如此。傳統(tǒng)觀點認(rèn)為Verilog HDL在系統(tǒng)抽象方面較弱，不太適合特大型的系統(tǒng)，但經(jīng)過Verilog 2001標(biāo)準(zhǔn)的補充之后，系統(tǒng)級表述性能和可綜合性能有了大幅度提高。Verilog HDL還有一個優(yōu)點就是容易掌握，如果具有C語言學(xué)習(xí)的基礎(chǔ)，很快就能夠掌握。Verilog HDL和VHDL的相同點在于：都能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計中層次與范圍的描述；可以簡化電路行為的描述；具有電路仿真和驗證機制；支持電路描述由高層到底層的綜合轉(zhuǎn)換；與實現(xiàn)工藝無關(guān)；偏于管理方面和設(shè)計重用。表21給出了Verilog HDL語言的表述能力。這意味著利用Verilog語言所提供的功能，就可以構(gòu)造一個模塊間的清晰結(jié)構(gòu)來描述復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進(jìn)行嚴(yán)格的設(shè)計。Verilog HDL既是一種行為描述語言，也是一種結(jié)構(gòu)描述語言。因此HDL語言不僅可以描述硬件電路的功能，還可以描述電路的時序。HDL語言具有時序的概念。這和一般高級設(shè)計語言串行執(zhí)行的特征是不同的。通過使用結(jié)構(gòu)級行為描述，可以在不同的抽象層次描述設(shè)計。HDL語言既包含一些高級程序設(shè)計語言的結(jié)構(gòu)形式，同時也兼顧描述硬件線路連接的具體結(jié)構(gòu)。目前，這種自頂向下的方法已被廣泛使用。HDL是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言，可以從上層到下層來逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示復(fù)雜的數(shù)字系統(tǒng)，并逐層進(jìn)行驗證仿真，再把具體的模塊組合由綜合工具轉(zhuǎn)化成門級網(wǎng)標(biāo)。其中，HDL以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 FPGA語言(Verilog HDL)簡介Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言(Hardware Description Language，HDL)，均為IEEE標(biāo)準(zhǔn)，被廣泛應(yīng)用于基于可編程邏輯器件的項目開發(fā)中。Route)3個步驟。ISE和Quartus II中集成的實現(xiàn)工具主要有約束編輯器、引腳與區(qū)域編輯器、時序分析器、底層編輯器、芯片觀察窗和布局規(guī)劃器等。實現(xiàn)工具包含的工具比較多，面也比較廣。支持眾多的FPGA廠家?guī)?，仿真速度快，仿真精度高，提供最友好的調(diào)試環(huán)境，是唯一的以單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。業(yè)內(nèi)主流的仿真工具是ModelSim，此外還有一些小工具與仿真相關(guān)，如測試激勵生成器。合理的使用IP核，能提高設(shè)計質(zhì)量，大幅度地消減設(shè)計工作量，降低產(chǎn)品的成本。所謂IP核，是指已經(jīng)設(shè)計好并受知識產(chǎn)權(quán)保護(hù)的標(biāo)準(zhǔn)單元模塊。ISE內(nèi)嵌的測試激勵自動生成器HDL Bencher根據(jù)用戶在圖形界面下編輯的測試激勵波形，直接生成測試激勵文件，然后調(diào)用仿真工具進(jìn)行驗證，并分析測試激勵的覆蓋率。ISE內(nèi)嵌的狀態(tài)機設(shè)計器StateCAD能根據(jù)狀態(tài)轉(zhuǎn)移圖自動生成相應(yīng)的HDL代碼和測試激勵代碼，驗證所設(shè)計的寄存器傳輸級(RTL)模型，優(yōu)化和分析設(shè)計結(jié)果。ISE內(nèi)嵌的原理圖編輯器是Schematic Editor。代碼編輯器：ISE內(nèi)嵌的代碼文本編輯器可以完成設(shè)計電路的HDL語言輸入，能根據(jù)語法色彩顯示關(guān)鍵字，支持Verilog HDL、VHDL等硬件描述語言。在ISE中，把基于查找表技術(shù)、使用SRAM工藝、要外掛配置用EEPROM的PLD稱作FPGA，把基于乘積項的PLD叫做CPLD。常用的集成開發(fā)環(huán)境有Xilinx公司的Foundation Series ISE軟件，簡稱ISE，可用于Xilinx公司所有FPGA/CPLD芯片的開發(fā)；Altera公司的Maxplus II和Quartus II軟件，前者主要用于Altera公司CPLD和低端FPGA芯片的開發(fā)，后者是Altera公司目前力推的開發(fā)環(huán)境，可用于所有Altera芯片的開發(fā)；Lattice公司的Isplever軟件。例如，調(diào)用芯片的硬核資源、布局布線和下載等功能，必須使用相應(yīng)芯片公司開發(fā)的集成開發(fā)環(huán)境。集成開發(fā)環(huán)境是由芯片生產(chǎn)商提供的，不僅可以完成所有的設(shè)計輸入(原理圖或HDL)、仿真、綜合、布線、下載等工作，還內(nèi)嵌了豐富的開發(fā)工具包，給用戶帶來極大的方便。包括電路設(shè)計、設(shè)計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)與布局布線、時序仿真與驗證、板級仿真與驗證，以及芯片編程與調(diào)試等主要步驟。因此，F(xiàn)PGA的使用非常靈活。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 　 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 　　4)FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 　　2)FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA芯片主要由7部分組成，分別為：可編程輸入/輸出單元、可配置邏輯塊、數(shù)字時鐘管理模塊、嵌入式塊RAM、豐富的布線資源、底層內(nèi)嵌功能單元和內(nèi)嵌專用硬核。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運行。一個因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD和FPGA包括了一些相對大數(shù)量的可以編輯邏輯單元。另外一種方法是用CPLD(復(fù)雜可編程邏輯器件備)。廠商也可能會提供便宜的但是編輯能力差的FPGA。FPGA一般來說比ASIC(專用集成芯片)的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。因此，可編程邏輯器件(Programmable Logic Device, PLD)應(yīng)運而生。 FPGA簡介隨著現(xiàn)代微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路逐步發(fā)展到今天的超大規(guī)模集成電路(VLSI)、專用集成電路(ASIC)。近幾年的研究表明，它的性能可以超過Turbo碼，非常接近香農(nóng)限。 等人在工程實踐中發(fā)現(xiàn)了Thrbo碼，糾錯碼的設(shè)計才真正應(yīng)用了隨機化的編、譯碼思想，從而獲得了接近shannon極限的性能。之所以串行級聯(lián)碼與shan on極限總有相當(dāng)一段差距，是因為其編碼按照級聯(lián)多個短碼成為一個長碼的思想來構(gòu)造，而譯碼端卻對這些短碼分別獨立譯碼。實際上，Shannon信息論的第一項隨機化思想，才是Shannon信息論的精華，它在長信道編碼中體現(xiàn)為所有碼字間的碼距盡可能的接近平均碼距。針對信道編碼設(shè)計的第二個要素編碼器的構(gòu)造，由于長碼的譯碼復(fù)雜度太高，而性能優(yōu)異的短碼能達(dá)到的傳輸速率RC，因此為了獲得中、低譯碼復(fù)雜度的長碼，F(xiàn)orney在原有的短碼基礎(chǔ)上提出了串行級聯(lián)碼的構(gòu)造。而Viterbi提出的最大后驗概率譯碼算法是目前真正能達(dá)到最佳譯碼性能的算法，它在信源等概率的條件下等效于最大似然譯碼算法。上世紀(jì)九十年代以前，信道編碼的設(shè)計一直是沿著Shannno信息論的后兩個方向發(fā)展。1966年，F(xiàn)orney首先提出了由兩個確定的短碼來構(gòu)造長碼的串行級聯(lián)結(jié)構(gòu)，實現(xiàn)了質(zhì)量好的長碼和譯碼復(fù)雜度的良好結(jié)合，并采用準(zhǔn)最佳的廣義最小距離譯碼推到了級聯(lián)碼的性能界限。1967年Viterbi提出卷積碼的一種最大似然譯碼算法，無論從理論還是實際應(yīng)用上都極大的推動了卷積碼的發(fā)展。同年，Reed和Solomon發(fā)現(xiàn)了BCH在基于素數(shù)的有限域中的一個子類RS碼的構(gòu)造方法，從來將分組碼的理論推到了一個高峰。查德胡里(Ray Chaudhuri)分別提出了糾正多個隨機錯誤的循環(huán)碼BCH碼。1950年，漢明碼由漢明提出，它是可以糾正一個錯誤的完備碼。由于編碼定理的證明是非構(gòu)造性的，沒有給出如何構(gòu)造能逼近Shannon限的編碼方法，構(gòu)造逼近Shannon限的糾錯碼和對其性能的研究，成為競相研究的課題之一，形成了信息論的一個重要分支信道編碼理論。對于隨機碼的最大似然譯碼，其譯碼算法復(fù)雜度與所傳輸?shù)拇a字長度和碼率呈指數(shù)關(guān)系，可見隨機碼是不實用的。設(shè)某信道的容量C確定時，當(dāng)信信息傳輸速率R →C