【正文】 (1)使用randint語句隨機生成1行18列二進制序列； 隨機二進制序列(2)en_output = encoder( g, x, order, ndelete )。 Turbo碼編碼的MATLAB實現(xiàn)。為了降低譯碼復雜度，便于硬件實現(xiàn)，通常將MAP譯碼計算轉化到對數(shù)域上來進行，從而將乘法變?yōu)榱思臃?，避免了指?shù)運算。P)，求對數(shù)/指數(shù)、絕對值的運算次數(shù)分別是O(N將R1N寫成如下的形式: R1N={R1k1, Rk, Rk+1N} (48)為了方便應用貝葉斯準則，式(2)為A，B，C，D四部分。它是基于網格的軟輸入軟輸出譯碼算法，譯碼準則是在噪聲信道下對馬爾可夫過程的狀態(tài)或輸入輸出進行逐一估計。利用這種軟信息進行譯碼判決的技術即稱為軟判決技術，軟信息能夠為譯碼器提供由通道產生的附加可靠性信息。顯然，這對于稍微長一點的碼計算復雜度太高。一個Turbo碼的譯碼器是由兩個與分量碼對應的譯碼單元和交織器與解交織器組成的，它將一個譯碼單元的軟輸出信息作為下一個譯碼單元的輸入信息，為了獲得更好的譯碼性能，將此過程迭代數(shù)次，這就是Turbo碼譯碼器的基本的工作原理。此時，雖然1位比特信息仍產生2位校驗，但發(fā)送到信道上的只是1位系統(tǒng)信息位和1位輪流取值的校驗位，于是碼率被調整為R=l/2。 Turbo碼的截余模塊截余是通過刪除冗余的校驗位來調整碼率，Turbo碼由于采用兩個編碼器，產生的冗余比特比一般情況多一倍，這在很多場合下并不需要。對于不同的幀長有不同的交織方案，對于信息序列中的每一比特都有一個隨機給出的映射地址，然后通過查表的方法完成數(shù)據(jù)的交織。它的交織映射規(guī)則為:將數(shù)據(jù)序列行的順序寫入M*N矩陣，其中M和N互素。分組交織器是一類最簡單的交織器。在Turbo碼的編譯碼系統(tǒng)中，交織器扮演著一個非常重要的角色，它的主要作用是將輸入信息序列比特順序重置，減小分量碼輸出的校驗比特之間的相關性，同時提高輸出校驗序列的碼重，從而在迭代譯碼過程中降低誤比特率。交織器在交織長度范圍對碼元進行混洗(shuffle)，交織長度由突發(fā)持續(xù)時間決定。和傳統(tǒng)的卷積碼相比較，遞歸系統(tǒng)卷積碼最大的特點是它存在著反饋。此時編碼器的生成矩陣為:G(D)=(1，1+D41+D+D2+D3+D4) (41)U Xp交織器+T+TTT+T+TTTXkp1Xkp2 碼率為1/3的Turbo碼編碼器 RSC遞歸系統(tǒng)卷積碼在Turbo碼編碼器中，為了得到更好的編碼性能，一般采用遞歸系統(tǒng)卷積碼(RSC)作為分量編碼器。一般情況下，這兩個編碼器的結構相同，生成序列Xp1與Xp2。Turbo碼編碼器主要是由編碼器、交織器以及截余矩陣和復接器組成。由于采用遞推結構，其系統(tǒng)函數(shù)為無限沖擊響應(IIR)，因而可采用較短存貯長度的遞推卷積碼編碼器來代替較長存貯長度的非遞推卷積碼(NSC)編碼器，交織器的作用是擾亂輸入到不同成員編碼器的信息序列的順序，增加編碼器輸出碼組的最小漢明距離或減少輸出碼組分布中小漢明距離碼字所占的比重，提高碼組的抗干擾能力。7. Turbo碼的各種應用:在無線/移動/衛(wèi)星通信中和在數(shù)據(jù)/多媒體通信中的應用。3. 短幀和變長幀的Turbo碼方案和性能。6. Turbo碼在AWGN信道、衰弱信道中的信能研究。2. Turbo碼信源編碼、調制解調相結合進步降低誤碼率。地板效應的意思是，誤碼率下降到一定程度后，盡管增加迭代的次數(shù)，誤碼率的下降就很慢了。通過減少碼率，選擇合適的交織方式都可以提高Turbo碼的糾錯性能，但都會大大增加譯碼的復雜性。鑒于Turbo碼的優(yōu)點，目前在第三代移動通信系統(tǒng)的研究開發(fā)中，3GPP推薦數(shù)據(jù)速率32kbPs以上的高速率多媒體數(shù)據(jù)業(yè)務的方式采用Turbo碼進行前向糾錯編碼，還有在深空通信中圖片等信號的傳輸也以Turbo碼編碼方式為主。仿真結果表明，在長度65536的隨機交織器并譯碼迭代18次情況下，在信噪比Eb/No≥，碼率為1/2的Turbo碼在加性高斯白噪聲信道上的誤碼率≤105， 的優(yōu)異性能。Turbo碼充分利用了Shannon信道編碼定理的基本條件，得到了接近Shannon極限的性能。第四章 Turbo碼編碼原理和仿真實現(xiàn) Turbo特點和發(fā)展現(xiàn)狀Shannon理論證明，隨機碼是好碼，但是它的譯碼太過復雜。 (7,4 )線性分組碼編碼器仿真結果可以看出得到的輸出為[1 0 0 1 0 1 1]。assign c[5] = reset ? 0 :(u[0] ^ u[1] ^ u[2])。output [6:0] c。 %校驗矩陣 輸入序列(2)調用mod函數(shù)進行編碼，這里在信道傳輸中加了一個錯誤，取第二個碼字發(fā)生錯誤。0 1 1 ]。最小距離：dmin=3下面進行MATLAB仿真。漢明碼是指能糾正單個隨機錯誤的線性分組碼，主要參數(shù)為：由于H矩陣是個(nk)行n列的矩陣，所以S是一個(nk)維矢量，它可以給出(nk)個獨立的方程，然而傳輸?shù)牟铄ee則是一個n維矢量，有n個待定值，所以S并不能唯一地確定e。CT=0T可知，若傳輸中無差錯，即e=0，則接收端必然要滿足監(jiān)督方程HCT=0T。G (36)若G=(I:G)，其中I為單位矩陣，則稱C為系統(tǒng)碼。以每3位信息比特作為一組進行編碼，即輸入編碼器的信息位長度k=3，完成編碼后輸出編碼器的碼組長度為n=7，顯然監(jiān)督位長度nk=4位，編碼效率η=k/n=3/7。 BCH碼以發(fā)現(xiàn)者命名的BCH(BoseChaudhurlHocquenghem)碼，是自1959年發(fā)展起來的一種能糾正多位錯誤的循環(huán)碼。gxxk2也就是說，不論是左移還是右移，也不論移多少位，仍然是許用的循環(huán)碼組。若(αn1,兩部分合稱漢明碼字，通過將數(shù)據(jù)位與一個生成矩陣相乘，可以生成漢明碼字。通過“異或”運算來實現(xiàn)偶校驗，“同或”運算來實現(xiàn)奇校驗。利用一個以上的校驗位，漢明碼不僅可以驗證數(shù)據(jù)是否有效，還能在數(shù)據(jù)出錯的情況下指明錯誤位置。 線性分組碼是建立在代數(shù)群論基礎之上的，各許用碼的集合構成了代數(shù)學中的群，它們的主要性質如下： (1)任意兩許用碼之和(對于二進制碼這個和的含義是模二和)仍為一許用碼，也就是說，線性分組碼具有封閉性； (2)碼組間的最小碼距等于非零碼的最小碼重。在編碼時，k個信息位被編為n位碼組長度，而nk個監(jiān)督位的作用就是實現(xiàn)檢錯與糾錯。電路具有5種不同模型，其中，系統(tǒng)級、算法級、RTL級屬于行為描述；門級屬于結構描述；開關級涉及模擬電路，在數(shù)字電路中一般不考慮。語句用于定義設計的功能和結構。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型，也稱為模塊，是Verilog的基本描述單位。但Verilog HDL和VHDL又有各自的特點，由于Verilog HDL推出較早，因而擁有更廣泛的客戶群體、更豐富的資源。Verilog HDL語言和C語言風格有很多的相似之處，學習起來比較容易。自從1983年GDA硬件描述語言公司的Philip Moorby首創(chuàng)了Verilog HDL語言，經過數(shù)十年的發(fā)展和進一步完善，Verilog HDL的應用越來越廣泛。HDL語言采用自頂向下的數(shù)字電路設計方法，主要包括3個領域5 個抽象層次。概括的講，HDL語言包含以下主要特征：本論文主要使用Verilog HDL語言，故接下來對其進行簡單介紹。一般都必須選擇芯片生產商所提供的工具軟件進行實現(xiàn)。如果能夠較好的掌握這些工具，將大幅度提高設計者的能力，縮短設計周期。全面支持VHDL和Verilog語言的IEEE標準，同時支持C/C++功能調用和調試，是業(yè)界唯一單一內核支持VHDL、Verilog HDL和System C混合仿真的仿真器，同時也支持業(yè)界應用最廣泛的標準如Verilog 2001.、System Verilog等。ModelSim的主要特點如下：ISE中的IP核生成器CORE Generator和Quartus II中的Megacore能生成的IP核種類繁多，從簡單的基本設計到復雜的處理器設計一應俱全，涉及數(shù)字應用的各個方面。測試文件生成器輔助用戶設計來測試激勵文件。原理圖設計輸入方式在早期廣泛應用，現(xiàn)已逐漸被HDL語言所代替，僅在有時描述頂層設計時會用到。目前所流行的集成開發(fā)環(huán)境都可以通過命令行和腳本與第三方EDA工具進行無縫鏈接，也可以通過網表文件單獨使用第三方仿真、綜合和調試工具軟件。此外，與芯片結構相關的設計和開發(fā)，必須利用集成開發(fā)環(huán)境來完成。FPGA的基本設計流程就是利用EDA開發(fā)軟件和編程工具對FPGA芯片進行開發(fā)的過程。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。 FPGA是由存放在片內RAM中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內的RAM進行編程。 　　3)FPGA內部有豐富的觸發(fā)器和I／O引腳。目前的主流的FPGA是基于查找表(Look Up Table，LUT)技術的，已經遠遠超出了先前版本的功能，并且整合了常用功能的硬塊。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內置模塊(比如加法器和乘法器)和內置的記憶體。CPLD是一個有點限制性的結構。 早在1980年代中期，F(xiàn)PGA已經在PLD設備中扎根。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。目前以硬件描述語言(Verilog 或 VHDL)所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設計驗證的技術主流。ASIC雖然具有成本、可靠性和芯片尺寸上的優(yōu)勢，但是由于靈活性差、投入大和設計時間長等缺陷的制約，就難以適應快變的市場需求。之后在1996年，MacKay的對LDPC(低密度校驗碼)的研究，使LDPC碼的研究進入了新的階段，LDPC碼是基于稀疏隨機圖來構造的。隨機化思想貫穿編碼的構造與譯碼算法的選取原則。但是，Viterbi算法也只適合于約束長度較小的卷積碼和短的或低糾錯能力的分組碼，對于長碼來說，由于其運算復雜度過高，使得實時譯碼不可實現(xiàn)。在目前的無線通信系統(tǒng)中，包括衛(wèi)星通信和陸地移動通信系統(tǒng)，很多都采用級聯(lián)碼作為信道編碼方案。1955年，愛里斯(Elias)提出了卷積碼，由于它在編碼過程中充分利用了前后比特的相關性，因此性能優(yōu)于同等碼率的分組碼，并且在同等碼率和相似的糾錯能力下，卷積碼的實現(xiàn)要比分組碼簡單。1959年，霍昆格姆(Hocgenghem)和1960年博斯(Bose)及雷但是這三個條件為今天的信道編譯碼的構造和譯碼算法的研究指明了方向。Shannon同時證明了信道容量C取決于傳輸信號的信噪比SNR，C是SNR的增函數(shù)。既有檢錯功能又有糾錯功能的信道編碼，最典型的是混合ARQ，又稱為HARQ。另外，從信源信息序列所對應的編碼方式上也可進一步劃分為兩種類型：如果將信源的信息序列按照獨立分組進行處理和編碼，則稱為分組碼，否則稱為非分組碼。即信道編碼的任務就是通過構造出以最小多余度代價換取最大抗干擾性能的“好碼”，即通過選擇地發(fā)射的數(shù)據(jù)中引入冗余，防止數(shù)據(jù)出現(xiàn)差錯。了解信道中產生差錯的特點以后，我們來討論信道編碼的基本思想。(3)碼組差錯率 指在傳輸?shù)拇a組總數(shù)中發(fā)生差錯的碼組書所占的比例(平均值)。2. 差錯率差錯率是衡量傳輸質量的重要指標之一。(2)比特傳輸速率 每秒通過信道傳輸?shù)男畔⒘糠Q為比特傳輸率，單位是比特/秒，簡稱比特率。在討論信道編碼的基本思想之前，我們要知道信道編碼在工程實踐中提出的主要技術指標有傳輸速率、差錯率、可靠性與經濟性等。最后信源譯碼器根據(jù)信源編碼準則將得到的信道譯碼器輸出的編碼信息序列經過信源譯碼后，得到信宿。信號經過信道傳輸后到達接收端。調制器的基本思想是將編碼的數(shù)字序列映射成適合在信道上傳輸?shù)哪M連續(xù)信號。信道編碼的基本思想是將每k個連續(xù)的信息比特分為一組，經過適當?shù)臄?shù)字運算(編碼)后得到那組比特的輸出，這n個比特組成的序列稱為一個碼字。如果信源是模擬信號，則在送入數(shù)字系統(tǒng)傳輸之前需要進行采樣和量化等數(shù)字化處理。在過去的60年間，信道編碼取得了飛速的發(fā)展，已成為現(xiàn)代通信系統(tǒng)不可或缺的一項標準技術。第四章 研究Turbo碼編碼理論和設計思想，并進行基于FPGA和MATLAB的設計以及仿真實現(xiàn)第五章 研究RS碼編碼理論和設計思想，并進行MATLAB和基于FPGA的仿真實現(xiàn)。目前針對信道編解碼的研究已經比較成熟，各種新的理論也在不斷出現(xiàn)，適用于不同領域的信道編解碼方案也在不斷推出和完善，諸多成果已經用于實踐環(huán)節(jié)。信道編碼器的作用是在信息序列中嵌入冗余碼元，提高其糾錯能力，在有限的信號功率、系統(tǒng)帶寬和硬件復雜性要求下提高系統(tǒng)的可靠性，因此對硬件速度和精度要求較高。 FPGA與信道編碼信道編碼也就是糾錯編碼，他是為了降低信息碼元的傳輸誤碼率，提高數(shù)字通信的可靠性而采取的編碼技術。通常需要采用差錯控制碼來檢測和校正由信道失真引起的信息傳輸錯誤。隨著現(xiàn)代通信技術和計算機技術的迅速發(fā)展，每天都在不斷涌現(xiàn)新的通信業(yè)務和信息業(yè)務，同時用戶對通信質量和數(shù)據(jù)傳輸速率的要求也在不斷提高。并盡量使MATLAB設計與FPGA設計采用相同的設計思想。 四、進度和要求第1周第4周 搜集相關資料、復習有關MATLAB和信道編碼知識第5周第6周 查閱資料、選定研究方向、翻譯文獻第7周第9周