基于vhdl語言信號發(fā)生器的設(shè)計eda課程設(shè)計-在線瀏覽
2024-08-07 18:56本頁面
【正文】 qi ISBEGIN PROCESS(clr,clk) variable temp:integer range 0 to 63。039。 clr為低電平d為0 ELSIF clk39。139。 ELSE temp:=temp+1。 CASE temp IS when 00=d=255。when 02=d=252。when 04=d=245。 when 06=d=233。when 08=d=217。when 10=d=197。 when 12=d=174。when 14=d=150。when 16=d=124。 when 18=d=99。when 20=d=75。when 22=d=53。 when 24=d=34。when 26=d=19。when 28=d=8。 when 30=d=1。when 32=d=0。when 34=d=4。 when 36=d=13。when 38=d=26。when 40=d=43。 when 42=d=64。when 44=d=87。when 46=d=112。 when 48=d=137。when 50=d=162。when 52=d=186。 when 54=d=207。when 56=d=225。when 58=d=239。 when 60=d=249。when 62=d=254。when others=null。 END IF。END sinb。其VHDL語言源程序代碼如下所示： LIBRARY IEEE。USE 。聲明clk是標(biāo)準(zhǔn)邏輯位類型的輸入端口 clr: IN STD_LOGIC。聲明q是標(biāo)準(zhǔn)邏輯 向量類型的輸出端口END fangboqi。BEGIN PROCESS(clk,clr) VARIABLE tmp:std_logic_vector(3 downto 0)。039。039。event AND clk= 39。 THEN clk為上升沿 IF tmp=1111 THEN tmp:=0000。 END IF。139。039。 END IF。 PROCESS(clk,a) BEGIN IF clk39。139。139。 q賦值 ELSE q=00000000。 END IF。 結(jié)束進(jìn)程END fangbo1。 打開庫文件 USE 。ENTITY sjbo IS PORT (clk : IN STD_LOGIC。聲明clr是標(biāo)準(zhǔn)邏輯位類型的輸入端口 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。ARCHITECTURE sjqi OF sjbo IS 結(jié)構(gòu)體說明 BEGIN PROCESS(clk,clr) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF clr=39。 THEN tmp:=00000000。event AND clk=39。 THEN clk為上升沿 IF a=39。 THEN IF tmp=11111
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