【正文】 log仿真器進行驗證。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。當(dāng)然,完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。（2）項目編譯完成對設(shè)計的處理，MAX+pluS (CoMpiler)，可直接完成從網(wǎng)表提取到最后編程文件的生成。若在編譯的某個環(huán)節(jié)出錯，編譯器會停止編譯，并告訴錯誤的 原因及位置。圖21 MAX+pluS II （3）項目校驗編譯器通過“TiMing SNF Extractor”后就可以進行時序模擬仿真了。各模塊分別完成計時過程的控制功能、計時功能與顯示功能。各模塊實現(xiàn)秒表不同的功能 。部分源程序如下：Module CTRL (CLR, CLK, SP, EN)。 input CLK。 output EN。計時控制模塊可用倆個按鈕來完成秒表的啟動、停止和復(fù)位。 input CLK。 ………………………… end end endModule所得模塊設(shè)計圖如圖33所示：圖33 CB10模塊設(shè)計圖㈢ 計時模塊計時模塊執(zhí)行計時功能，計時方法和計算機一樣是對標(biāo)準(zhǔn)時鐘脈沖計數(shù)。部分源程序如下：（1）十進制計數(shù)器：Module CDU10 (CLK, CLR, EN, CN, COUNT10)。 input CLR。 output CN。 input CLK。 input EN。 ……………..…………….. end end endModule所得模塊設(shè)計圖如圖35所示：圖35 CDU6模塊設(shè)計圖（3）計數(shù)器：Module COUNT (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR)。計時電路產(chǎn)生的值經(jīng)過BCD七段譯碼后，驅(qū)動LED數(shù)碼管。部分源程序如下：（1）數(shù)據(jù)選擇器：Module MULX (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR, OUTBCD, SEG)。 input CLR。 input[3:0] BCD。 wire[6:0] LED。b0000) ? 739。b0001) ? 739。b0010) ? 739。b0011) ? 739。b0100) ? 739。b0101) ? 739。b0110) ? 739。b0111) ? 739。b1000) ? 739。b1001) ? 739。b0000000 。圖39 系統(tǒng)模塊原理圖3 系統(tǒng)仿真（1） 時基分頻模塊的仿真（如圖 41所示）：圖41時基分頻模塊的仿真上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號 。（2） 控制模塊的仿真（如圖 42所示）：圖42控制模塊的仿真上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效）和SP為“停止”輸入信號（高電平有效），EN為輸出信號。（3） 計時電路模塊的仿真（如圖 43～圖45所示）：① 十進制計數(shù)器的仿真（如圖43所示）② 六進制計數(shù)器的仿真（如圖44所示）③ 計數(shù)器的仿真（如圖45所示）圖43十進制計數(shù)器的仿真上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效），EN為控制模塊輸出信號（高電平有效），在輸入信號CLK、CLR、EN后，秒表輸出的毫秒位、十毫秒位、秒位和分位均采用十進制計數(shù)。圖45計數(shù)器的仿真圖上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效），EN為控制模塊輸出信號（高電平有效），S_1MS是毫秒計數(shù)值，S_10MS是十毫秒計數(shù)器，S_100MS是百毫秒計數(shù)器，S_1S是秒計數(shù)器，S_10S是十秒計數(shù)器，M_1MIN是分計數(shù)器，S_10MIN是十分計數(shù)器，HOUR是小時計數(shù)器。每來兩個時鐘脈沖，S_1MS加1，當(dāng)S_1MS滿十時，S_10MS加1，依次類推，S_10MS滿十的時候，S_100MS加1等等作為輸出。秒表經(jīng)過計數(shù)器輸出計數(shù)結(jié)果后，通過數(shù)據(jù)選擇器，將信號輸出為BCD時鐘脈沖信號。（5）數(shù)字秒表整個系統(tǒng)的仿真（如圖48所示）：圖48數(shù)字秒表起始工作的仿真圖狀態(tài)仿真圖上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效）和SP為“停止”輸入信號（高電平有效）；EN為控制模塊輸出信號（高電平有效），CO為時基分頻模塊分配輸出信號。秒表經(jīng)過計數(shù)器計時后，經(jīng)過數(shù)據(jù)選擇器輸出，在LED管上面顯示出來，秒表輸出的毫秒位、十毫秒位、秒位和分位均采用十進制計數(shù)，輸出的十秒位和十分位均采用六進制計數(shù)。在編程時，我充分使用了結(jié)構(gòu)化的思想，讓程序檢查起來也比較方便，調(diào)試時也給了很方便調(diào)節(jié)，只需一個模塊一個模塊的進行調(diào)試就可以了，這充分體現(xiàn)了結(jié)構(gòu)化編程的優(yōu)勢。在應(yīng)用VERILOG?。龋模痰倪^程中讓我真正領(lǐng)會到了其并行運行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計上的優(yōu)越性。致謝經(jīng)過快三個星期的緊張工作，我終于完成了我的設(shè)計任務(wù)——設(shè)計電子秒表系統(tǒng)。鍛煉了動手能力，給以后的學(xué)習(xí)指出了一個方向。//程序作者:謝鑫//最后修改日期:20101231各模塊源程序如下所示：1． 時基分頻模塊的源程序（）module CB10 (CLK, CO)。 //輸入時鐘信號CLK output CO。 reg[3:0] COUNT。b1001) begin COUNT = 439。 CO = 139。 end else begin COUNT = COUNT + 1 。b0 。 input CLR。 //輸入時鐘信號CLK input SP。 輸出信號EN reg EN。b00。b01。b11。b10。 parameter[1:0] S1_STATES = 1。 parameter[1:0] S3_STATES = 3。 reg[1:0] NEXT_STATE。b0 。b1) begin NEXT_STATE = S1_STATES 。 end end S1_STATES : begin EN = 139。 if (SP == 139。 end else begin NEXT_STATE = S2_STATES 。b1 。b1) begin NEXT_STATE = S3_STATES 。 end end S3_STATES : begin EN = 139。 if (SP == 139。 end else begin NEXT_STATE = S0_STATES 。b1) begin CURRENT_STATE = S0_STATES 。b1) begin CURRENT_STATE = NEXT_STATE 。 input CLK。 //輸入清零信號CLR input EN。 //輸出信號CN reg CN。 //輸出信號[3:0]COUNT10 wire[3:0] COUNT10。 assign COUNT10 = SCOUNT10 。b1)