【正文】 時(shí)模塊計(jì)時(shí)模塊執(zhí)行計(jì)時(shí)功能，計(jì)時(shí)方法和計(jì)算機(jī)一樣是對(duì)標(biāo)準(zhǔn)時(shí)鐘脈沖計(jì)數(shù)。他是由四個(gè)十進(jìn)制計(jì)數(shù)器和倆個(gè)六進(jìn)制計(jì)數(shù)器構(gòu)成，其中毫秒位、十毫秒位、秒位和分位采用十進(jìn)制計(jì)數(shù)器，十秒位和十分位采用六進(jìn)制計(jì)數(shù)器。部分源程序如下：（1）十進(jìn)制計(jì)數(shù)器：Module CDU10 (CLK, CLR, EN, CN, COUNT10)。 input CLK。 input CLR。 input EN。 output CN。 ………………………… end end endModule所得模塊設(shè)計(jì)圖如圖34所示：圖34 CDU10模塊設(shè)計(jì)圖（2）六進(jìn)制計(jì)數(shù)器：Module CDU6 (CLK, CLR, EN, CN, COUNT6)。 input CLK。 input CLR。 input EN。 output CN。 ……………..…………….. end end endModule所得模塊設(shè)計(jì)圖如圖35所示：圖35 CDU6模塊設(shè)計(jì)圖（3）計(jì)數(shù)器：Module COUNT (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR)。…………..…………..endModule所得模塊設(shè)計(jì)圖如圖36所示：圖36 COUNT模塊設(shè)計(jì)圖㈣ 顯示模塊計(jì)時(shí)顯示電路的作用是將計(jì)時(shí)值在LED數(shù)碼管上顯示出來。計(jì)時(shí)電路產(chǎn)生的值經(jīng)過BCD七段譯碼后，驅(qū)動(dòng)LED數(shù)碼管。計(jì)時(shí)顯示電路的實(shí)現(xiàn)方案采用掃描顯示。部分源程序如下：（1）數(shù)據(jù)選擇器：Module MULX (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR, OUTBCD, SEG)。 input CLK。 input CLR。 ………………………… end end endModule所得模塊設(shè)計(jì)圖如37所示：圖37 MULX模塊設(shè)計(jì)圖（2）BCD七段譯碼器：Module BCD7 (BCD, LED)。 input[3:0] BCD。 output[6:0] LED。 wire[6:0] LED。 aSSign LED = (BCD == 439。b0000) ? 739。b1111110 : (BCD == 439。b0001) ? 739。b0110000 : (BCD == 439。b0010) ? 739。b1101101 : (BCD == 439。b0011) ? 739。b1111001 : (BCD == 439。b0100) ? 739。b0110011 : (BCD == 439。b0101) ? 739。b1011011 : (BCD == 439。b0110) ? 739。b1011111 : (BCD == 439。b0111) ? 739。b1110000 : (BCD == 439。b1000) ? 739。b1111111 : (BCD == 439。b1001) ? 739。b1111011 : 739。b0000000 。endModule所得模塊設(shè)計(jì)圖如圖38所示：圖38 BCD7模塊設(shè)計(jì)圖將所有模塊組合起來得到如圖39所示的整個(gè)秒表系統(tǒng)的原理圖。圖39 系統(tǒng)模塊原理圖3 系統(tǒng)仿真（1） 時(shí)基分頻模塊的仿真（如圖 41所示）：圖41時(shí)基分頻模塊的仿真上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號(hào) 。CO為分頻輸出信號(hào)。（2） 控制模塊的仿真（如圖 42所示）：圖42控制模塊的仿真上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號(hào)，CLR為“清零”輸入信號(hào)（高電平有效）和SP為“停止”輸入信號(hào)（高電平有效），EN為輸出信號(hào)。在時(shí)鐘信號(hào)輸入條件下,當(dāng)輸入CLR信號(hào)時(shí),秒表復(fù)位，準(zhǔn)備從0開始計(jì)時(shí)；當(dāng)輸入SP信號(hào)時(shí),秒表開始計(jì)時(shí)，再次輸入SP信號(hào)時(shí)，秒表停止計(jì)時(shí)。（3） 計(jì)時(shí)電路模塊的仿真（如圖 43～圖45所示）：① 十進(jìn)制計(jì)數(shù)器的仿真（如圖43所示）② 六進(jìn)制計(jì)數(shù)器的仿真（如圖44所示）③ 計(jì)數(shù)器的仿真（如圖45所示）圖43十進(jìn)制計(jì)數(shù)器的仿真上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號(hào)，CLR為“清零”輸入信號(hào)（高電平有效），EN為控制模塊輸出信號(hào)（高電平有效），在輸入信號(hào)CLK、CLR、EN后，秒表輸出的毫秒位、十毫秒位、秒位和分位均采用十進(jìn)制計(jì)數(shù)。圖44 六進(jìn)制計(jì)數(shù)器的仿真圖上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號(hào)，CLR為“清零”輸入信號(hào)（高電平有效），EN為控制模塊輸出信號(hào)（高電平有效），在輸入信號(hào)CLK、CLR、EN后，秒表輸出的十秒位和十分位均采用六進(jìn)制計(jì)數(shù)。圖45計(jì)數(shù)器的仿真圖上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號(hào)，CLR為“清零”輸入信號(hào)（高電平有效），EN為控制模塊輸出信號(hào)（高電平有效），S_1MS是毫秒計(jì)數(shù)值，S_10MS是十毫秒計(jì)數(shù)器，S_100MS是百毫秒計(jì)數(shù)器，S_1S是秒計(jì)數(shù)器，S_10S是十秒計(jì)數(shù)器，M_1MIN是分計(jì)數(shù)器，S_10MIN是十分計(jì)數(shù)器，HOUR是小時(shí)計(jì)數(shù)器。它們均為輸入信號(hào)。每來兩個(gè)時(shí)鐘脈沖，S_1MS加1，當(dāng)S_1MS滿十時(shí)，S_10MS加1，依次類推，S_10MS滿十的時(shí)候，S_100MS加1等等作為輸出。（4）顯示電路模塊的仿真（如圖 46～圖47所示）：① 數(shù)據(jù)選擇器的仿真（如圖 46所示）② BCD七段譯碼器驅(qū)動(dòng)器的仿真（如圖 47所示）圖46 數(shù)據(jù)選擇器的仿真圖上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號(hào)，CLR為“清零”輸入信號(hào)（高電平有效），EN為控制模塊輸出信號(hào)（高電平有效），S_1MS是計(jì)數(shù)器模塊毫秒計(jì)數(shù)值，S_10MS是計(jì)數(shù)器模塊十毫秒計(jì)數(shù)器，S_100MS是計(jì)數(shù)器模塊百毫秒計(jì)數(shù)器，S_1S是計(jì)數(shù)器模塊秒計(jì)數(shù)器，S_10S是計(jì)數(shù)器模塊十秒計(jì)數(shù)器，M_1MIN是計(jì)數(shù)器模塊分計(jì)數(shù)器，S_10MIN是計(jì)數(shù)器模塊十分計(jì)數(shù)器，HOUR是計(jì)數(shù)器模塊小時(shí)計(jì)數(shù)器。秒表經(jīng)過計(jì)數(shù)器輸出計(jì)數(shù)結(jié)果后，通過數(shù)據(jù)選擇器，將信號(hào)輸出為BCD時(shí)鐘脈沖信號(hào)。圖47 BCD七段譯碼器的仿真圖上圖仿真結(jié)果顯示：BCD為時(shí)鐘脈沖輸入信號(hào)，LED是輸出信號(hào)，如圖所示：當(dāng)輸入為“0000”時(shí)，輸出為“1111110”，當(dāng)輸入“0001”時(shí)，輸出為“0110000”；當(dāng)輸入為“0010”時(shí)輸出為“1101101”；當(dāng)輸入為“0011”時(shí)輸出為“1111001”等等來實(shí)現(xiàn)七段譯碼功能。（5）數(shù)字秒表整個(gè)系統(tǒng)的仿真（如圖48所示）：圖48數(shù)字秒表起始工作的仿真圖狀態(tài)仿真圖上圖仿真結(jié)果顯示：CLK為脈沖控制輸入信號(hào)，CLR為“清零”輸入信號(hào)（高電平有效）和SP為“停止”輸入信號(hào)（高電平有效）；EN為控制模塊輸出信號(hào)（高電平有效），CO為時(shí)基分頻模塊分配輸出信號(hào)。按下開始/暫停鍵（即SP輸入高電平時(shí)）后，秒表開始從零開始計(jì)數(shù)，每次增加10MS；再次按下開始/暫停鍵（即SP輸入高電平時(shí)）時(shí)，秒表暫停計(jì)時(shí)，按下復(fù)位（即CLR輸入為高電平時(shí)）鍵后，秒表計(jì)數(shù)清零。秒表經(jīng)過計(jì)數(shù)器計(jì)時(shí)后，經(jīng)過數(shù)據(jù)選擇器輸出，在LED管上面顯示出來，秒表輸出的毫秒位、十毫秒位、秒位和分位均采用十進(jìn)制計(jì)數(shù)，輸出的十秒位和十分位均采用六進(jìn)制計(jì)數(shù)。5 結(jié)束語開始做設(shè)計(jì)時(shí)總是會(huì)犯一些錯(cuò)誤，只有經(jīng)過不停的改錯(cuò)不停的編譯得到正確的程序，這說明了作為軟件編程人員是不能粗心大意的，一個(gè)程序的質(zhì)量高低與你細(xì)心與否有著一定的聯(lián)系。在編程時(shí)，我充分使用了結(jié)構(gòu)化的思想，讓程序檢查起來也比較方便，調(diào)試時(shí)也給了很方便調(diào)節(jié)，只需一個(gè)模塊一個(gè)模塊的進(jìn)行調(diào)試就可以了，這充分體現(xiàn)了結(jié)構(gòu)化編程的優(yōu)勢。在設(shè)計(jì)中要求要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對(duì)錯(cuò)誤的檢查要求要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對(duì)以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。在應(yīng)用VERILOG　ＨＤＬ的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用VERILOG?。龋模逃布枋稣Z言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語言和EDA軟件平臺(tái)來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，提高了設(shè)計(jì)效率，降低了開發(fā)成本，這種設(shè)計(jì)方法在數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。致謝經(jīng)過快三個(gè)星期的緊張