【正文】 時模塊計時模塊執(zhí)行計時功能，計時方法和計算機一樣是對標準時鐘脈沖計數(shù)。他是由四個十進制計數(shù)器和倆個六進制計數(shù)器構成，其中毫秒位、十毫秒位、秒位和分位采用十進制計數(shù)器，十秒位和十分位采用六進制計數(shù)器。部分源程序如下：（1）十進制計數(shù)器：Module CDU10 (CLK, CLR, EN, CN, COUNT10)。 input CLK。 input CLR。 input EN。 output CN。 ………………………… end end endModule所得模塊設計圖如圖34所示：圖34 CDU10模塊設計圖（2）六進制計數(shù)器：Module CDU6 (CLK, CLR, EN, CN, COUNT6)。 input CLK。 input CLR。 input EN。 output CN。 ……………..…………….. end end endModule所得模塊設計圖如圖35所示：圖35 CDU6模塊設計圖（3）計數(shù)器：Module COUNT (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR)?！?.…………..endModule所得模塊設計圖如圖36所示：圖36 COUNT模塊設計圖㈣ 顯示模塊計時顯示電路的作用是將計時值在LED數(shù)碼管上顯示出來。計時電路產(chǎn)生的值經(jīng)過BCD七段譯碼后，驅(qū)動LED數(shù)碼管。計時顯示電路的實現(xiàn)方案采用掃描顯示。部分源程序如下：（1）數(shù)據(jù)選擇器：Module MULX (CLK, CLR, EN, S_1MS, S_10MS, S_100MS, S_1S, S_10S, S_1MIN, S_10MIN, HOUR, OUTBCD, SEG)。 input CLK。 input CLR。 ………………………… end end endModule所得模塊設計圖如37所示：圖37 MULX模塊設計圖（2）BCD七段譯碼器：Module BCD7 (BCD, LED)。 input[3:0] BCD。 output[6:0] LED。 wire[6:0] LED。 aSSign LED = (BCD == 439。b0000) ? 739。b1111110 : (BCD == 439。b0001) ? 739。b0110000 : (BCD == 439。b0010) ? 739。b1101101 : (BCD == 439。b0011) ? 739。b1111001 : (BCD == 439。b0100) ? 739。b0110011 : (BCD == 439。b0101) ? 739。b1011011 : (BCD == 439。b0110) ? 739。b1011111 : (BCD == 439。b0111) ? 739。b1110000 : (BCD == 439。b1000) ? 739。b1111111 : (BCD == 439。b1001) ? 739。b1111011 : 739。b0000000 。endModule所得模塊設計圖如圖38所示：圖38 BCD7模塊設計圖將所有模塊組合起來得到如圖39所示的整個秒表系統(tǒng)的原理圖。圖39 系統(tǒng)模塊原理圖3 系統(tǒng)仿真（1） 時基分頻模塊的仿真（如圖 41所示）：圖41時基分頻模塊的仿真上圖仿真結果顯示：CLK為脈沖控制輸入信號 。CO為分頻輸出信號。（2） 控制模塊的仿真（如圖 42所示）：圖42控制模塊的仿真上圖仿真結果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效）和SP為“停止”輸入信號（高電平有效），EN為輸出信號。在時鐘信號輸入條件下,當輸入CLR信號時,秒表復位，準備從0開始計時；當輸入SP信號時,秒表開始計時，再次輸入SP信號時，秒表停止計時。（3） 計時電路模塊的仿真（如圖 43～圖45所示）：① 十進制計數(shù)器的仿真（如圖43所示）② 六進制計數(shù)器的仿真（如圖44所示）③ 計數(shù)器的仿真（如圖45所示）圖43十進制計數(shù)器的仿真上圖仿真結果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效），EN為控制模塊輸出信號（高電平有效），在輸入信號CLK、CLR、EN后，秒表輸出的毫秒位、十毫秒位、秒位和分位均采用十進制計數(shù)。圖44 六進制計數(shù)器的仿真圖上圖仿真結果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效），EN為控制模塊輸出信號（高電平有效），在輸入信號CLK、CLR、EN后，秒表輸出的十秒位和十分位均采用六進制計數(shù)。圖45計數(shù)器的仿真圖上圖仿真結果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效），EN為控制模塊輸出信號（高電平有效），S_1MS是毫秒計數(shù)值，S_10MS是十毫秒計數(shù)器，S_100MS是百毫秒計數(shù)器，S_1S是秒計數(shù)器，S_10S是十秒計數(shù)器，M_1MIN是分計數(shù)器，S_10MIN是十分計數(shù)器，HOUR是小時計數(shù)器。它們均為輸入信號。每來兩個時鐘脈沖，S_1MS加1，當S_1MS滿十時，S_10MS加1，依次類推，S_10MS滿十的時候，S_100MS加1等等作為輸出。（4）顯示電路模塊的仿真（如圖 46～圖47所示）：① 數(shù)據(jù)選擇器的仿真（如圖 46所示）② BCD七段譯碼器驅(qū)動器的仿真（如圖 47所示）圖46 數(shù)據(jù)選擇器的仿真圖上圖仿真結果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效），EN為控制模塊輸出信號（高電平有效），S_1MS是計數(shù)器模塊毫秒計數(shù)值，S_10MS是計數(shù)器模塊十毫秒計數(shù)器，S_100MS是計數(shù)器模塊百毫秒計數(shù)器，S_1S是計數(shù)器模塊秒計數(shù)器，S_10S是計數(shù)器模塊十秒計數(shù)器，M_1MIN是計數(shù)器模塊分計數(shù)器，S_10MIN是計數(shù)器模塊十分計數(shù)器，HOUR是計數(shù)器模塊小時計數(shù)器。秒表經(jīng)過計數(shù)器輸出計數(shù)結果后，通過數(shù)據(jù)選擇器，將信號輸出為BCD時鐘脈沖信號。圖47 BCD七段譯碼器的仿真圖上圖仿真結果顯示：BCD為時鐘脈沖輸入信號，LED是輸出信號，如圖所示：當輸入為“0000”時，輸出為“1111110”，當輸入“0001”時，輸出為“0110000”；當輸入為“0010”時輸出為“1101101”；當輸入為“0011”時輸出為“1111001”等等來實現(xiàn)七段譯碼功能。（5）數(shù)字秒表整個系統(tǒng)的仿真（如圖48所示）：圖48數(shù)字秒表起始工作的仿真圖狀態(tài)仿真圖上圖仿真結果顯示：CLK為脈沖控制輸入信號，CLR為“清零”輸入信號（高電平有效）和SP為“停止”輸入信號（高電平有效）；EN為控制模塊輸出信號（高電平有效），CO為時基分頻模塊分配輸出信號。按下開始/暫停鍵（即SP輸入高電平時）后，秒表開始從零開始計數(shù)，每次增加10MS；再次按下開始/暫停鍵（即SP輸入高電平時）時，秒表暫停計時，按下復位（即CLR輸入為高電平時）鍵后，秒表計數(shù)清零。秒表經(jīng)過計數(shù)器計時后，經(jīng)過數(shù)據(jù)選擇器輸出，在LED管上面顯示出來，秒表輸出的毫秒位、十毫秒位、秒位和分位均采用十進制計數(shù)，輸出的十秒位和十分位均采用六進制計數(shù)。5 結束語開始做設計時總是會犯一些錯誤，只有經(jīng)過不停的改錯不停的編譯得到正確的程序，這說明了作為軟件編程人員是不能粗心大意的，一個程序的質(zhì)量高低與你細心與否有著一定的聯(lián)系。在編程時，我充分使用了結構化的思想，讓程序檢查起來也比較方便，調(diào)試時也給了很方便調(diào)節(jié)，只需一個模塊一個模塊的進行調(diào)試就可以了，這充分體現(xiàn)了結構化編程的優(yōu)勢。在設計中要求要有耐心和毅力，還要細心，稍有不慎，一個小小的錯誤就會導致結果的不正確，而對錯誤的檢查要求要有足夠的耐心，通過這次設計和設計中遇到的問題，也積累了一定的經(jīng)驗，對以后從事集成電路設計工作會有一定的幫助。在應用VERILOG?。龋模痰倪^程中讓我真正領會到了其并行運行與其他軟件順序執(zhí)行的差別及其在電路設計上的優(yōu)越性。用VERILOG　ＨＤＬ硬件描述語言的形式來進行數(shù)字系統(tǒng)的設計方便靈活，利用EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生的錯誤，使得電子電路設計者的工作僅限于利用硬件描述語言和EDA軟件平臺來完成對系統(tǒng)硬件功能的實現(xiàn)，提高了設計效率，降低了開發(fā)成本，這種設計方法在數(shù)字系統(tǒng)設計中發(fā)揮越來越重要的作用。致謝經(jīng)過快三個星期的緊張