【正文】 相關(guān)函數(shù)。記作 當(dāng)采用二進(jìn)制數(shù)字 0 和 1 代表碼元的可能取值時(shí) 由移位相加特性可知， 仍是 m 序列中的元素， 所以式 (107)基于 FPGA 的ｍ序列發(fā)生器 7 分子就等于 m 序列中一個(gè)周期中 0 的數(shù)目與 1 的數(shù)目之差。 因此得 m 序列的自相關(guān)函數(shù)只有兩種取值 (1 和 1/p)。 而且 R(j)是偶函數(shù)， 即 圖 21 m 序列自相關(guān)函數(shù) 偽噪聲特性 如果我們對(duì)一個(gè)正態(tài)分布白噪聲取樣， 若取樣值為正， 記為 +1，取樣值為負(fù)，記為 1，將每次取樣所得極性排成序列， 可以寫(xiě)成 ?+1, 1,+1,+1,+1,1,1,+1,1,? (1) 序列中 +1 和 1 2) 序列中長(zhǎng)度為 1 的游程約占 1/2， 長(zhǎng)度為 2 的游程約占 1/4，長(zhǎng)度為 3 的游程 約占 1/8, ? 一般地， 長(zhǎng)度為 k 的游程約占 1/2k，而且 +1, 1 游程的數(shù)目各占一 基于 FPGA 的ｍ序列發(fā)生器 8 (3) 由于白噪聲的功率譜為常數(shù)，因此其自相關(guān)函數(shù)為一沖擊函數(shù) δ(τ) 。顯然，這種通信方式 與一般常見(jiàn)的窄帶通信方式相反，是在擴(kuò)展 頻譜后，寬帶通信，再相關(guān)處理恢復(fù)成窄帶后解調(diào)數(shù)據(jù)。擴(kuò)展頻譜通信作為新型通信方式，特別引人注目，得到了迅速發(fā)展 ,如今在移動(dòng)通信、衛(wèi)星通信、宇宙通信、雷達(dá)、導(dǎo)航以及測(cè)距等領(lǐng)域得到越來(lái)越廣泛的應(yīng)用。而隨著擴(kuò)頻速率的不斷提高，擴(kuò)頻碼的長(zhǎng)度急劇增加，利用計(jì)算機(jī)設(shè)計(jì)并驗(yàn)證擴(kuò)頻碼的各項(xiàng)指標(biāo)能大大提高效率。既然， m 序列在擴(kuò)頻通 信 中占據(jù)著極其重要的位置，而對(duì)于 m 序列的產(chǎn)生及仿真的研究，自然也就有很大的必要性。這種雷達(dá)的接收機(jī)采用相關(guān)解調(diào)的方式工作，能夠在低信噪比的條件下工作，同時(shí)具有很強(qiáng)的抗干擾能力。采用偽隨機(jī)序列作為發(fā)射信號(hào)的雷達(dá)系統(tǒng)具有許多 突出的優(yōu)點(diǎn)。其次，它在一定的信噪比時(shí)，能夠達(dá)到很好的測(cè)量精度，保證測(cè)量的單值性，比單脈沖雷達(dá)具有更高的距離分辨力和速度分辨力。 在通信系統(tǒng)中的應(yīng)用 [1] 偽隨機(jī)序列是一種貌似隨機(jī)，實(shí)際上是有規(guī)律的周期性二進(jìn)制序列，具有類似噪聲序列的性質(zhì)，在 CDMA 中，地址碼都是從偽隨機(jī)序列中選取的，在 CDMA 中使用一種最易實(shí)現(xiàn)的偽隨機(jī)序列： m序列，利用 m 序列不同相位來(lái)區(qū)分不同用戶 ；為了數(shù)據(jù)安全，在 CDMA 的尋呼信道和正向業(yè)務(wù)信道中使用了數(shù)據(jù)掩碼（即數(shù)據(jù)擾亂）技術(shù)，其方法是用長(zhǎng)度為 2的 42次方減 1的 m序列用于對(duì)業(yè)務(wù)信道進(jìn)行擾碼（注意不是擴(kuò)頻），它在分組交織器輸出的調(diào)制字符上進(jìn)行，通過(guò)交織器輸出字符與長(zhǎng)碼 PN 碼片的二進(jìn)制模工相加而完成 。對(duì)于加性白高斯噪聲的連續(xù)信道，其信道容量 C 與信道傳輸帶寬 B 及信噪比 S/N之間的關(guān)系可以用下式表示 這個(gè)公式表明，在保持信息傳輸速率不變的條件下，信噪比和帶寬之間具 有互換基于 FPGA 的ｍ序列發(fā)生器 10 關(guān)系。 (1) (2) 信號(hào)的功率譜密度很低， (3) 有利于加密， (4) (5) (6) 擴(kuò)頻通信系統(tǒng)的工作方式有：直接序列擴(kuò)頻、跳變頻率擴(kuò)頻、 跳變時(shí)間擴(kuò)頻和混合式擴(kuò)頻。 基于 FPGA 的ｍ序列發(fā)生器 11 4 開(kāi)發(fā)工具簡(jiǎn)介 Quartus II 簡(jiǎn)介 Quartus174。 QuartusII design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計(jì)流 程。 Quartus II 設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供 FPGA 與 maskprogrammed devices 開(kāi)發(fā)的統(tǒng)一工作流程。當(dāng)前官方提供下 載的最新版本是 。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA 進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì) HardCopy Stratix 器件用于批量成品。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。 Quartus 平臺(tái)與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。該軟件有如下幾個(gè)顯著的特點(diǎn)： Quartus II 的優(yōu)點(diǎn) 該軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工 具軟件。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 Quartus II 對(duì)器件的支持 Quartus II 支持 Altera 公司的 MAX 3000A 系列、 MAX 7000 系列、 MAX 9000 系列、 ACEX 1K 系列、 APEX 20K 系列、 APEX II 系列、 FLEX 6000 系列、 FLEX 10K 系列，支持 MAX7000/MAX3000 等乘積項(xiàng)器件。支持 IP核，包含了 LPM/MegaFunction宏功能模塊庫(kù)，用戶可以充分利用 成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 Quartus II 對(duì)第三方 EDA工具的支持 對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的基于 FPGA 的ｍ序列發(fā)生器 12 第三放 EDA 工具。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 （ 2）編譯：先根據(jù)設(shè) 計(jì)要求設(shè)定編譯方式和編譯策略，如器件的選擇、邏輯綜合方式的選擇等；然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析、仿真和編程使用。仿真包括功能仿真和時(shí)序仿真。 （ 4）編程與驗(yàn)證：用得到的編程文件通過(guò)編程電纜配置 PLD，加入實(shí)際激勵(lì)，進(jìn)行在線測(cè)試。 FPGA 簡(jiǎn)介 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 目前以硬件描述語(yǔ)言（ Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn) 單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。 CPLD 與 FPGA 的關(guān)系 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。 CPLD 邏輯門(mén)的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而FPGA 通常是在幾萬(wàn)到幾百萬(wàn)。 CPLD基于 FPGA 的ｍ序列發(fā)生器 13 是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置 模塊（比如加法器和乘法器）和內(nèi)置的記憶體。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 二、 FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 四、 FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。因此， FPGA 的使用非常靈活。 如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低 FPGA 與 PCB 并行設(shè)計(jì)的復(fù)雜性等問(wèn)