【正文】 組合輸出網(wǎng)絡(luò)兩部分組成序列碼從組合輸出網(wǎng)絡(luò)輸出 設(shè)計(jì)過程分兩步 根據(jù)序列碼的長(zhǎng)度 M 設(shè)計(jì)模 M 計(jì)數(shù)器狀態(tài)可以自定 按計(jì)數(shù)器的狀態(tài)轉(zhuǎn)移關(guān)系和序列碼的要求設(shè)計(jì)組合輸出網(wǎng)絡(luò)由于計(jì)數(shù)器的狀態(tài)設(shè)置 和輸出序列的更改比較方便而且還能同時(shí)產(chǎn)生多組序列碼 下面以具體實(shí)例來(lái)說明 方法一 設(shè)計(jì) 1101000101 序列信號(hào)發(fā)生器具體解決辦法 由于給定序列長(zhǎng)度 P 10 故先用 74LS161 設(shè)計(jì)一個(gè)模 10 的計(jì)數(shù)器我們利用74LS161 的預(yù)置端 LD 用后 10 個(gè)狀態(tài)即 01101111 令該 10 個(gè)狀態(tài)中每一個(gè)狀態(tài)的輸出符合給定序列的要求列出其真值表如表所示對(duì)應(yīng)的輸出卡諾圖如圖 a 所示采用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)電路如圖 b 所示 圖 8 電路原理圖 表 6 真值表 S QD QC QB QA F 1 0 1 1 0 1 2 0 1 1 1 1 3 1 0 0 0 0 4 1 0 0 1 1 5 1 0 1 0 0 6 1 0 1 1 0 7 1 1 0 0 0 8 1 1 0 1 1 9 1 1 1 0 0 10 1 1 1 1 1 圖 9 設(shè)計(jì)過程及邏輯圖 方法二設(shè)計(jì)一個(gè)能同時(shí)產(chǎn)生兩組代碼的信號(hào)發(fā)生器 這兩組代碼分別是 F1 110101和 F2 010110具體解決辦法 首先用 74LS194 設(shè)計(jì)一個(gè)具有自校正的模 6 扭環(huán)型計(jì)數(shù)器如圖 a 所示并畫出輸出序列卡諾圖如圖 b 所示然 后用一片 3 8 譯碼器和與非門實(shí)現(xiàn) 圖 10 設(shè)計(jì)過程及邏輯圖 輸出組合邏輯最后畫出邏輯圖如圖 c 所示 43 移位寄存器 寄存器一般有多個(gè)觸發(fā)器組成通常有鎖存寄存器和移位寄存器本次介紹的寄存器是由若干個(gè) D 觸發(fā)器組成的線性移位寄存器反饋型移位寄存器中的數(shù)據(jù)可以在移位作用下一次逐位右移或左移數(shù)據(jù)既可以并行輸入并行輸出也可以串行輸入串行輸出還可以并行輸入串行輸出串行輸入并行輸出十分靈活用途也很廣 在數(shù)字系統(tǒng)中常需要一些數(shù)碼暫時(shí)存放起來(lái)這種暫時(shí)存放數(shù)碼一個(gè)觸發(fā)器可以寄存 1 位二進(jìn)制數(shù)碼要寄存幾位 數(shù)碼就應(yīng)具備幾個(gè)觸發(fā)器此外寄存器還應(yīng)具有由門電路構(gòu)成的控制電路以保證信號(hào)的接收和清除圖 51 所示的寄存器接收脈沖到達(dá)后將待存數(shù)據(jù)送至各 D 觸發(fā)器取數(shù)脈沖加入后將數(shù)據(jù)送出輸入與輸出為并行工作方式 圖 51 并行輸入并行輸出的寄存器 2 移位寄存器 移位寄存器除了具有寄存數(shù)碼的功能外還具有移位功能即在移位脈沖作用下能夠把寄存器中的數(shù)依次向右或向左移它是一個(gè)同步時(shí)序邏輯電路根據(jù)移位方向常把它分成左移寄存器右移寄存器和雙向移位寄存器三種根據(jù)移位數(shù)據(jù)的輸入－輸出方式又可將它分為串行輸入－串行輸出串行輸入－并行輸出并行輸入－ 串行輸出和并行輸入－并行輸出四種電路結(jié)構(gòu)由 D 觸發(fā)器構(gòu)成的簡(jiǎn)單移位寄存器 圖 52 用 D 觸發(fā)器構(gòu)成的四位移位寄存器從 CP 上升沿開始到輸出新狀態(tài)的建立需要經(jīng)過一段傳輸延遲時(shí)間所以當(dāng) CP 上升沿同時(shí)作用于所有觸發(fā)器時(shí)它們輸入端的狀態(tài)都未改變于是 F F0 按 DI 原來(lái)的狀態(tài)翻轉(zhuǎn) F F1 按 Q0 原來(lái)的狀態(tài)翻轉(zhuǎn) F F2 按 Q1 原來(lái)的狀態(tài)翻轉(zhuǎn) F F3 按 Q2 原來(lái)的狀態(tài)翻轉(zhuǎn)同時(shí)輸入端的代碼存入 F0 總的效果是寄存器的代碼依次右移一位 圖 52 用 D 觸發(fā)器構(gòu)成的移位寄存器 可見經(jīng)過 4 個(gè) CP 信號(hào)后串行輸入的四位代碼全部移入了移位寄存器并在四個(gè) 輸出端得到并行輸出代碼利用移位寄存器可實(shí)現(xiàn)代碼的串行并行轉(zhuǎn)換若再加4 個(gè) CP 信號(hào)寄存器中的四位代碼還可以從串行端依次輸出 由 31 節(jié)圖 7 所示寄存器除了 D 觸發(fā)器之外構(gòu)成反饋電路的是由異或門組成的 D 觸發(fā)器 負(fù)跳沿觸發(fā)的主從觸發(fā)器工作時(shí)在正跳沿前加入輸入信號(hào)如果在 CP 高電平期間輸入端出現(xiàn)干擾信號(hào)那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)而邊沿觸發(fā)器允許在 CP 觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)這樣輸入端受干擾的時(shí)間大大縮短受干擾的可能性就降低了邊沿 D 觸發(fā)器也稱為維持 阻塞邊沿 D 觸發(fā)器 電路結(jié)構(gòu) 該觸發(fā)器由 6 個(gè)與非門組成其 中 G1 和 G2 構(gòu)成基本 RS 觸發(fā)器 1D 觸發(fā)器工作原理 SD 和 RD 接至基本 RS 觸發(fā)器的輸入端分別是預(yù)置和清零端低電平有效當(dāng)SD 且 RD 2 D 觸發(fā)器真值表 3 特征方程 Qn1 D 4 狀態(tài)轉(zhuǎn)移圖 5 時(shí)序圖 6 脈沖特性 1 建立時(shí)間由下 持阻塞觸發(fā)器的電路可見 CP 信號(hào)是加到門 G3 和 G4 上的因而在 CP 上升沿到達(dá)之前門 G5 和 G6 輸出端的狀態(tài)必須穩(wěn)定地建立起來(lái)輸入信號(hào)到達(dá) D 端以后要經(jīng)過一級(jí)門電路的傳輸延遲時(shí)間 G5 的輸出狀態(tài)才能建立起來(lái)而 G6 的輸出狀態(tài)需要經(jīng)過兩級(jí)門電路的傳輸延 遲時(shí)間才能建立因此 D 端的輸入信號(hào)必須先于 CP 的上升沿到達(dá)而且建立時(shí)間應(yīng)滿足 tset≥ 2tpd 2 保持時(shí)間由下圖可知為實(shí)現(xiàn)邊沿觸發(fā)應(yīng)保證 CP 1 期間門 G6 的輸出狀態(tài)不變不受 D 端狀態(tài)變化的影響為此在 D 0 的情況下當(dāng) CP 上升沿到達(dá)以后還要等門G4輸出的低電平返回到門 G6的輸入端以后 D端的低電平才允許改變因此輸入低電平信號(hào)的保持時(shí)間為 tHL≥ tpd 在 D 1 的情況下由于 CP 上升沿到達(dá)后 G3 的輸出將 G4 封鎖所以不要求輸入信號(hào)繼續(xù)保持不變故輸入高電平信號(hào)的保持時(shí)間tHH 0 3傳輸延遲時(shí)間由圖工作波形圖不難 推算出從 CP上升沿到達(dá)時(shí)開始計(jì)算輸出由高電平變?yōu)榈碗娖降膫鬏斞舆t時(shí)間 tPHL 和由低電平變?yōu)楦唠娖降膫鬏斞舆t時(shí)間 tPLH 分別是 tPHL 3tpd tPLH 2tpd 4 最高時(shí)鐘頻率為保證由門 G1～ G4 組成的同步 RS 觸發(fā)器能可靠地翻轉(zhuǎn) CP高電平的持續(xù)時(shí)間應(yīng)大于 tPHL 時(shí)鐘信號(hào)高電平的寬度 tWH 應(yīng)大于 tPHL 而為了在下一個(gè) CP 上升沿到達(dá)之前確保門 G5 和 G6 新的輸出 電平得以穩(wěn)定地建立 CP低電平的持續(xù)時(shí)間不應(yīng)小于門 G4的傳輸延遲時(shí)間和 tset之和即時(shí)鐘信號(hào)低電平的寬度 tWL≥ tsettpd 因此得到 在實(shí)際集 成觸發(fā)器中每個(gè)門傳輸時(shí)間是不同的并且作了不同形式的簡(jiǎn)化因此上面討論的結(jié)果只是一些定性的物理概念其真實(shí)參數(shù)由實(shí)驗(yàn)測(cè)定綜上所述對(duì)邊沿 D 觸發(fā)器歸納為以下幾點(diǎn) 1 邊沿 D 觸發(fā)器具有接收并記憶信號(hào)的功能又稱為鎖存器 2 邊沿 D 觸發(fā)器屬于脈沖觸發(fā)方式 3 邊沿 D 觸發(fā)器不存在約束條件和一次變化現(xiàn)象抗干擾性能好工作速度快 異或門的作用是把兩路信號(hào)進(jìn)行比較判斷是否相同當(dāng)兩路信號(hào)輸入不同即一個(gè)為高電平一個(gè)為低電平時(shí)異或門的輸出為高電平反之當(dāng)兩個(gè)輸入端信號(hào)相同即同時(shí)為高電平或者同時(shí)為低電平時(shí)異或門的輸出為低電平 1 基本原理 異或門電路有 2個(gè)輸入端和 1個(gè)輸出端其中輸入和輸出的邏輯關(guān)系是兩個(gè)輸入信號(hào)相同時(shí)輸出為 0 低電平當(dāng)兩個(gè)輸入信號(hào)不同時(shí)輸出為 1 高 電平圖 51 為異或門電路 圖 51 2 異或門邏輯符號(hào) 3 邏輯表達(dá)式 4 真值表 輸入端 輸出端 A B Y 0 0 1 1 0 1 0 1 0 1 1 0 45 線性反饋移位寄存器 反饋移位寄存器 ai 表示二值 01ai 的個(gè)數(shù) n 成為反饋移位寄存器的級(jí)在某一時(shí)刻這些級(jí)構(gòu)成該反饋移位寄存器的一個(gè)狀態(tài)共有 2n 個(gè)可能狀態(tài)每一個(gè)狀態(tài)對(duì)應(yīng)于域 GF2 上的一個(gè) n 維向量用 a1a2a3an 表示 在主時(shí)鐘周期的周期區(qū)間上每一級(jí)存儲(chǔ)器 ai都將內(nèi)容向下一級(jí) ai1傳遞并根據(jù)寄存器的當(dāng)前狀態(tài) fa1a2a3an 作為 an 的下一時(shí)間內(nèi)容即從一個(gè)狀態(tài)轉(zhuǎn)移到下一個(gè)狀態(tài)其中函數(shù) fa1a2a3an 稱為該反饋移位寄存器的反饋函數(shù) 如果反饋函數(shù) fa1a2a3an是 a1a2a3an 的線性函數(shù)函數(shù)則該反饋移位寄存器是 線 性 反 饋 移 位 寄 存 器 用 LFSR 表 示 比 如 fa1a2a3an kna1??kn1a2????k2an1??k1an 其中系數(shù) ki∈ 01 i 123n 1．移位寄存器序列 反饋函數(shù) fa1a2a3an 為 n 元在時(shí)如果反饋移位寄存器的狀態(tài)為 si aiain1 則 ain f aiai1ain1 21 這個(gè) ain 又是移位寄存器的輸入在 ain 的驅(qū)動(dòng)下移位寄存器的各個(gè)數(shù)據(jù)向前推進(jìn)一位使?fàn)顟B(tài)變?yōu)?si1 ai1ain 同時(shí)整個(gè)移位寄存器的輸出為 ai由此得到的一系列數(shù)據(jù) a1a2a3an 該序列稱為滿足關(guān)系式 21 的一個(gè)反饋移位寄存器序列 2． m 序列 對(duì)于一個(gè) n 級(jí)反饋移位寄存器來(lái)說最多可以有 2n 個(gè)狀態(tài)對(duì)于一個(gè)線性反饋移位寄存器來(lái)說全 0 狀態(tài)不會(huì)轉(zhuǎn)入其他狀態(tài)所以線性移位 寄存器的序列的最長(zhǎng)周期為 2n1 當(dāng) n 級(jí)線性移位寄存器產(chǎn)生的序列 ai 的周期為 T 2n1 時(shí)稱 ai 為n 級(jí) m 序列 已經(jīng)證明 n 級(jí) m 序列 ai 具有以下性質(zhì) 在一個(gè)周期內(nèi) 01 出現(xiàn)次數(shù)分別為 2n11 次和 2n1 次 在一個(gè)周期圈內(nèi)總游程是指一個(gè)元素連續(xù)出現(xiàn)的次數(shù)數(shù)為 2n1 對(duì) 1≤ i≤n2 長(zhǎng)度為 i 的游程有 2ni1 個(gè)且 01 游程各半長(zhǎng)為 n1 的 0