【正文】 的不同,說(shuō)明其特點(diǎn)。，電路規(guī)模，速度3方面分析下面2電路的相同點(diǎn)和不同點(diǎn)。二、解答題1. 分析電路，已知靜態(tài)反向器的預(yù)充電時(shí)間，賦值時(shí)間和傳輸延遲都為 T/2。第8章 動(dòng)態(tài)邏輯電路一、填空1．對(duì)于一般的動(dòng)態(tài)邏輯電路，邏輯部分由輸出低電平的 網(wǎng)組成，輸出信號(hào)與電源之間插入了柵控制極為時(shí)鐘信號(hào)的 ,邏輯網(wǎng)與地之間插入了柵控制極為時(shí)鐘信號(hào)的 。以下電路在不同的輸入下可以完成不同的邏輯功能，寫出它們的真值表，判斷實(shí)現(xiàn)的邏輯功能。 A點(diǎn)的輸入波形6．寫出邏輯表達(dá)式C=AB的真值表，并根據(jù)真值表畫出基于傳輸門的電路原理圖。，C點(diǎn)的輸入電壓為0V。4. 分析比較下面2種電路結(jié)構(gòu)，說(shuō)明圖1的工作原理，介紹它和圖2所示電路的相同點(diǎn)和不同點(diǎn)。2. 根據(jù)下面的電路回答問(wèn)題： 分析電路，說(shuō)明電路的B區(qū)域完成的是什么功能，設(shè)計(jì)該部分電路是為了解決NMOS傳輸門電路的什么問(wèn)題？3．假定反向器在理想的 VDD/2時(shí)轉(zhuǎn)換, 忽略溝道長(zhǎng)度調(diào)制和寄生效應(yīng)，根據(jù)下面的傳輸門電路原理圖回答問(wèn)題。比如常用的 和 。2．傳輸門邏輯電路的振幅會(huì)由于 減小，信號(hào)的 也較復(fù)雜，在多段接續(xù)時(shí)，一般要插入 。5．簡(jiǎn)述CMOS靜態(tài)邏輯門功耗的構(gòu)成。3. 計(jì)算圖示或非門的驅(qū)動(dòng)能力。VinVouttt第6章 CMOS靜態(tài)邏輯門1. 畫出F=A⊕B的CMOS組合邏輯門電路。27．在圖中標(biāo)注出上升時(shí)間tr、下降時(shí)間tf、導(dǎo)通延遲時(shí)間、截止延遲時(shí)間，給出延遲時(shí)間tpd的定義。25．舉例說(shuō)明什么是有比反相器和無(wú)比反相器。24．設(shè)計(jì)一個(gè)CMOS反相器，NMOS：VTN= μN(yùn)COX=60uA/V2PMOS：VTP= μPCOX=25uA/V2 ，LN=LP=1）求VM= 時(shí)的WN/WP。20. 求解CMOS反相器的邏輯閾值，并說(shuō)明它與哪些因素有關(guān)？21. 為什么的PMOS尺寸通常比NMOS的尺寸大？22．考慮一個(gè)具有如下參數(shù)的CMOS反相器電路： VDD= VTN= VTP= KN =200uA/V2 Kp=80uA/V2計(jì)算電路的噪聲容限。15試比較將nMOS E /E反相器的負(fù)載管改為耗盡型nMOSFET后，傳輸特性有哪些改善？？17有一nMOS E /D反相器，若VTE=2V，VTD=2V，KNE/KND=25，VDD=2V，求此反相器的高、低輸出邏輯電平是多少？？簡(jiǎn)述CMOS反相器的工作原理及特點(diǎn)。=，增強(qiáng)型驅(qū)動(dòng)晶體管VT0=1V， VDD=5V1）求VIL和VIH 2）求噪聲容限VNML和VNMH？？簡(jiǎn)述其優(yōu)缺點(diǎn)。：VDD=5V，KN`=20uA/V2 ，VT0=，RL=200KΩ，W/L=2。，分析其工作原理及傳輸特性，并計(jì)算VTC曲線上的臨界電壓值。 2. 什么是器件的亞閾值特性，對(duì)器件有什么影響？3. MOS晶體管的短溝道效應(yīng)是指什么，其對(duì)晶體管有什么影響？4. 請(qǐng)以PMOS晶體管為例解釋什么是襯偏效應(yīng)，并解釋其對(duì)PMOS晶體管閾值電壓和漏源電流的影響。8. 為什么TTL與非門不能直接并聯(lián)？9. OC門在結(jié)構(gòu)上作了什么改進(jìn)，它為什么不會(huì)出現(xiàn)TTL與非門并聯(lián)的問(wèn)題。并說(shuō)明為什么有源泄放回路改善了傳輸特性的矩形性。5. 相對(duì)于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析改進(jìn)部分是如何工作的。4. 兩管與非門有哪些缺點(diǎn)，四管及五管與非門的結(jié)構(gòu)相對(duì)于兩管與非門在那些地方做了改善，并分析改善部分是如何工作的。5. 運(yùn)用基區(qū)擴(kuò)散電阻，設(shè)計(jì)一個(gè)方塊電阻200歐，阻值為1K的電阻，已知耗散功率為20W/c㎡,該電阻上的壓降為5V,設(shè)計(jì)此電阻。3. 為什么基區(qū)薄層電阻需要修正。第2章 集成電路中的晶體管及其寄生效應(yīng)？。7. 請(qǐng)畫出NPN晶體管的版圖，并且標(biāo)注各層摻雜區(qū)域類型。第一部分 考試試題第0章 緒論？，分為哪些類型，請(qǐng)同時(shí)寫出它們對(duì)應(yīng)的英文縮寫？，半導(dǎo)體集成電路分為哪幾類？，半導(dǎo)體集成電路分為哪幾類？？它對(duì)集成電路工藝有何影響？：集成度、wafer size、die size、摩爾定律？第1章 集成電路的基本制造工藝？，襯底材料電阻率的選取對(duì)器件有何影響？。？？？？并請(qǐng)?zhí)岢龈倪M(jìn)方法。，并標(biāo)注各層摻雜類型和輸入輸出端子。2. 什么是集成雙極晶體管的無(wú)源寄生效應(yīng)？3. 什么是MOS晶體管的有源寄生效應(yīng)？4. 什么是MOS晶體管的閂鎖效應(yīng)，其對(duì)晶體管有什么影響?5. 消除“Latchup”效應(yīng)的方法？？7. 如何解決MOS器件中的寄生雙極晶體管效應(yīng)？第3章 集成電路中的無(wú)源元件？。4. 為什么新的工藝中要用銅布線取代鋁布線。第4章TTL電路 電壓傳輸特性 開(kāi)門/關(guān)門電平 邏輯擺幅 過(guò)渡區(qū)寬度 輸入短路電流 輸入漏電流 靜態(tài)功耗 瞬態(tài)延遲時(shí)間 瞬態(tài)存儲(chǔ)時(shí)間 瞬態(tài)上升時(shí)間 瞬態(tài)下降時(shí)間瞬時(shí)導(dǎo)通時(shí)間2. 分析四管標(biāo)準(zhǔn)TTL與非門（穩(wěn)態(tài)時(shí)）各管的工作狀態(tài)？3. 在四管標(biāo)準(zhǔn)與非門中，那個(gè)管子會(huì)對(duì)瞬態(tài)特性影響最大，并分析原因以及帶來(lái)那些困難。四管和五管與非門對(duì)靜態(tài)和動(dòng)態(tài)有那些方面的改進(jìn)。6. 畫出四管和六管單元與非門傳輸特性曲線。7. 四管與非門中，如果高電平過(guò)低，低電平過(guò)高，分析其原因，如與改善方法，請(qǐng)說(shuō)出你的想法。第5章MOS反相器1. 請(qǐng)給出NMOS晶體管的閾值電壓公式，并解釋各項(xiàng)的物理含義及其對(duì)閾值大小的影響（即各項(xiàng)在不同情況下是提高閾值還是降低閾值）。5. 什么是溝道長(zhǎng)度調(diào)制效應(yīng)，對(duì)器件有什么影響？6. 為什么MOS晶體管會(huì)存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效應(yīng)）？，指出飽和區(qū)和非飽和區(qū)的工作條件及各自的電流方程（忽略溝道長(zhǎng)度調(diào)制效應(yīng)和短溝道效應(yīng)）。：給定VDD=5V，KN`=30uA/V2 ，VT0=1V設(shè)計(jì)一個(gè)VOL=，并確定滿足VOL條件時(shí)的晶體管的寬長(zhǎng)比(W/L)和負(fù)載電阻RL的阻值。計(jì)算VTC曲線上的臨界電壓值（VOL、VOH、VIL、VIH）及電路的噪聲容限，并評(píng)價(jià)該直流反相器的設(shè)計(jì)質(zhì)量。19. 根據(jù)CMOS反相器的傳輸特性曲線計(jì)算VIL和VIH。23. ，相關(guān)參數(shù)如下：VDD=NMOS：VTN= μN(yùn)COX =60uA/V2 (W/L)N=8PMOS：VTP= μpCOX =25uA/V2 (W/L)P=12求電路的噪聲容限及邏輯閾值。2）此CMOS反相器制作工藝允許VTN 、VTP的值在標(biāo)稱值有正負(fù)15%的變化，假定其他參數(shù)仍為標(biāo)稱值，求VM的上下限。26．以CMOS反相器為例，說(shuō)明什么是靜態(tài)功耗和動(dòng)態(tài)功耗。若希望tr=tf，求WN/WP。2. 用CMOS組合邏輯實(shí)現(xiàn)全加器電路。為保證最壞工作條件下，各邏輯門的驅(qū)動(dòng)能力與標(biāo)準(zhǔn)反相器的特性相同，N管與P管的尺寸應(yīng)如何選??？VDDBBAAF4. 畫出F=的CMOS組合邏輯門電路，并計(jì)算該復(fù)合邏輯門的驅(qū)動(dòng)能力。6. 降低電路的功耗有哪些方法？7. 比較當(dāng)FO=1時(shí)，下列兩種8輸入的AND門，那種組合邏輯速度更快？3/10125/3第7章 傳輸門邏輯一、填空1．寫出傳輸門電路主要的三種類型和他們的缺點(diǎn)：（1） ，缺點(diǎn)： ；（2） ，缺點(diǎn)： ；（3） ，缺點(diǎn)： 。3. 一般的說(shuō)，傳輸門邏輯電路適合 邏輯的電路。二、解答題1．分析下面?zhèn)鬏旈T電路的邏輯功能，并說(shuō)明方塊標(biāo)明的MOS管的作用。 （1） 電路的功能是什么？ （2） 說(shuō)明電路的靜態(tài)功耗是否為零，并解釋原因。 圖1 圖 25．根據(jù)下面的電路回答問(wèn)題。當(dāng)A點(diǎn)的輸入電壓如圖a時(shí)，畫出X點(diǎn)和OUT點(diǎn)的波形，并以此說(shuō)明NMOS和PMOS傳輸門的特點(diǎn)。7. 相同的電路結(jié)構(gòu)，輸入信號(hào)不同時(shí)，構(gòu)成不同的邏輯功能。 圖1 圖2，根據(jù)真值表，判斷電路實(shí)現(xiàn)的邏輯功能。，在評(píng)估階段：對(duì)PDN網(wǎng)只允許有 跳變，對(duì) PUN網(wǎng)只允許有 跳變，PDN與PDN相連或PUN與PUN相連時(shí)中間應(yīng)接入 。說(shuō)明當(dāng)輸入產(chǎn)生一個(gè) 01 轉(zhuǎn)換時(shí)會(huì)發(fā)生什么問(wèn)題? 當(dāng) 10 轉(zhuǎn)換時(shí)會(huì)如何? 如果這樣，描述會(huì)發(fā)生什么并在電路的某處插入一個(gè)反向器修正這個(gè)問(wèn)題。從而說(shuō)明CMOS動(dòng)態(tài)組合邏輯電路的特點(diǎn)。4. 分析下面的電路，指出它完成的邏輯功能，說(shuō)明它和一般動(dòng)態(tài)組合邏輯電路的不同,分析它的工作原理。6. 分析下列電路的工作原理，畫出輸出端OUT的波形。第9章 觸發(fā)器1. 用圖說(shuō)明 如何給SR鎖存器加時(shí)鐘控制。8. 下圖給出的是一個(gè)最簡(jiǎn)單的動(dòng)態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說(shuō)明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒(méi)有，寫出真值表。10. 解釋下面的電路的工作過(guò)程 畫出真值表。12. 解釋靜態(tài)存儲(chǔ)和動(dòng)態(tài)存儲(chǔ)的區(qū)別和優(yōu)缺點(diǎn)比較。14. 觀察下面的圖，說(shuō)明這個(gè)存儲(chǔ)單元的存儲(chǔ)方式，存儲(chǔ)的機(jī)理。16. 說(shuō)明鎖存器和觸發(fā)器的區(qū)別 并畫圖說(shuō)明17. 說(shuō)明電平靈敏和邊沿觸發(fā)的區(qū)別，并畫圖說(shuō)明18. 建立時(shí)間19. 維持時(shí)間20. 延遲時(shí)間21. 連接下面兩個(gè)鎖存器 使它們構(gòu)成主從觸發(fā)器，并畫出所連的主從觸發(fā)器的輸入輸出波形圖 22. 簡(jiǎn)述下時(shí)鐘重疊的起因所在23. 下圖所示的是兩相時(shí)鐘發(fā)生器，根據(jù)時(shí)鐘信號(hào)把下面四點(diǎn)的的波形圖畫出24. 反相器的閾值 一般可以通過(guò)什么進(jìn)行調(diào)節(jié)25. 施密特觸發(fā)器的特點(diǎn)26. 說(shuō)明下面電路的工作原理，解釋它怎么實(shí)現(xiàn)的施密特觸發(fā)。28. 同寬長(zhǎng)比的PMOS和NMOS誰(shuí)的閾值要大一些第10章 邏輯功能部件 根據(jù)多路開(kāi)關(guān)真值表畫出其組合邏輯結(jié)構(gòu)的CMOS電路圖。K1K0Y11D010D101D200D3計(jì)算下列多路開(kāi)關(guān)中P管和N管尺寸的比例關(guān)系。計(jì)算下列逐位進(jìn)位加法器的延遲，并指出如何減小加法器的延遲。試分析下列桶型移位器各種sh輸入下的輸出情況。第11章 存儲(chǔ)器一、填空1．可以把一個(gè)4Mb的SRAM設(shè)計(jì)成[Hirose90]由32塊組成的結(jié)構(gòu)，每一塊含有128Kb，由1024行和　　　　列的陣列構(gòu)成。2．對(duì)一個(gè)512512的NOR　MOS，假設(shè)平均有50%的輸出是低電平，()，則總靜態(tài)功耗為　　　　　　，就從計(jì)算得到的功耗看，這個(gè)電路設(shè)計(jì)的　　　?。ā昂谩被颉安睢保?。 4．半導(dǎo)體存儲(chǔ)器按功能可分為： 和 ；非揮發(fā)存儲(chǔ)器有 、 和 ；二、解答題1．確定圖1中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。圖1 一個(gè)44的 OR ROM2．畫一個(gè)22的MOS OR型 ROM單元陣列，要求地址0，1中存儲(chǔ)的數(shù)據(jù)值分別為01和00。3. 確定圖2中ROM中存放地址0，1，2和3處的數(shù)據(jù)值。圖2 一個(gè)44的 NOR ROM4．畫一個(gè)22的MOS NOR型 ROM單元陣列，要求地址0，1中存儲(chǔ)的數(shù)據(jù)值分別為01和01。5．如圖3為一個(gè)44的 NOR ROM， CMOS工藝實(shí)現(xiàn),()。NMOS尺寸取(W/L)=4/2。并簡(jiǎn)述工作原理。并簡(jiǎn)述工作原理。請(qǐng)解釋這是為什么？9. sram，flash并按圖中已給出的波形畫出X波形和BL波形，并大致標(biāo)出電壓值。time？12. 給出三管DRAM的原理圖。（選作）試問(wèn)有什么辦法提高refresh在存儲(chǔ)數(shù)據(jù)為1和0時(shí)單元電容Cs（50fF）。求讀操作期間位線上的電壓擺