[工學(xué)]半導(dǎo)體集成電路第1章-展示頁
2024-10-27 23:49本頁面
【正文】 表示 又： 故： 此即為雙結(jié)晶體管 EM模型， 以圖表示： 12ES12CSI ( e 1 )11I ( e 1 )TTVVRVF VII?????? ??? ? ? ??? ? ? ? ???? ? ? ? ?????1122EBCIII I III??????? ???12ESCS1I ( e 1 )111 I ( e 1 )TTVER VB F R VVCFIII???????? ? ? ????? ? ? ?? ? ?? ? ? ?? ? ? ? ??? ?? ? ? ? ?? 在這里，以 PN結(jié)注入電流 IDE、 IDC作為參考電流，故稱注入型 EM模型，利用晶體管的可逆性特性 : F E S R C S SI I I?? ??IS是 IES， ICS的公共部分，為晶體管飽和電流。為此我們從簡單的 PN結(jié)入手。存在有源寄生效應(yīng)。 ? 典型的 TTL工藝過程 167。 ? 在 IC制造過程引入隱埋工藝，在淀積外延層之前，在制造晶體管的位臵上，預(yù)先對襯底進(jìn)行高摻雜的 n+擴(kuò)散，以作為集電極的電流通道，這一工藝過程稱隱埋工藝，相應(yīng)的 n+區(qū)域稱隱埋層。即隔離 PN結(jié)總是處于零偏或反偏狀態(tài)，僅存在微小的漏電流，故隔離島 A、 B處于電隔離狀態(tài)。將襯底 S接最低電位。再有選擇地擴(kuò)散出 P型隔離框，將 N型外延層圍成一個個獨立的隔離島，隔離框的擴(kuò)散深度大于外延層厚度。目前，最簡單、最低廉，也最常用的為 PN結(jié)隔離。 隔離 ? IC中，各元件均制作在硅襯底上，首先必須使各元件之間實現(xiàn)電隔而相互獨立，因此需引入“隔離”工藝，在硅片上形成一個個相互絕緣的小區(qū)域，再在這些小區(qū)域內(nèi)制作元件，這些小區(qū)域稱“隔離區(qū)”或“隔離島”。 167。 可能的情況下，可以利用某些寄生效應(yīng)構(gòu)成電路所需的元件，簡化設(shè)計線路。 第一章 集成電路中的 晶體管及寄生效應(yīng) 內(nèi)容提要 、歷史、發(fā)展 － M模型 第 1章 集成電路中的晶體管及寄生效應(yīng) ? 為什么要研究寄生效應(yīng)？ IC中各元件均制作于同一襯底，注定了元件與元件之間，元件與襯底之間存在寄生效應(yīng)。 某些寄生效應(yīng)是分立電路沒有 的，因此研究 IC就必須了解這些寄生效應(yīng)，產(chǎn)生寄生效應(yīng)的原因，減弱或消除寄生效應(yīng)的方法，避免影響電路的性能。 ?為全面了解寄生效應(yīng)，必須熟悉 IC的制造工藝及其元件的結(jié)構(gòu)與形成。 11 典型的 TTL工藝及 晶體管結(jié)構(gòu) ?典型的 TTL工藝與平面晶體管工藝大致相同，主要差別在于“隔離”及“隱埋”。 隔離的方法通常有 PN結(jié)隔離，介質(zhì)隔離， PN結(jié)－介質(zhì)混合隔離。 隔離的方式及結(jié)構(gòu)如下： s p n A B n p 在 P型 Si襯底上外延淀積 N型外延層。 這樣隔離島與襯底及隔離框形成一個 PN結(jié)，稱襯底結(jié)或隔離結(jié)。則VAS或 VBS≥0 。 隱埋 現(xiàn)在 我們觀察一個 IC中的晶體管結(jié)構(gòu)，在計算 rcs時有： rcs = rc1 + rc2 + rc3 C B E n ＋ Psi n Rc1 Rc2 Rc3 ? 其中 rc2的截面積小，長度長，在 rcs
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