【正文】 VOH VOL 0 dVout/dVin=1 dVout/dVin=1 VIL VIH Vin Vout 0 VDD KNRL↑ 10 ∵ dVout/dVin=1 ∴ VIL=Vin=VT0+1/KNRL ∴此時(shí) Vout=VDD1/2KNRL 4） Vin=VIH時(shí) , MI： VGS=Vin=VIH VDS=Vout ∴ VDSVGSVT0 MI 非飽和導(dǎo)通 IR=(VDDVout)/RL IM= KN〔 (VGS VT0)VDS 1/2VDS2〕 = KN〔 (Vin VT0)Vout 1/2Vout2〕 ∵ IM=IR，對(duì) Vin 微分，得： 1/RL(dVout/dVin)= KN〔 Vou t +(Vin VTH) dVout/dVin Vout(dVout/dVin)〕 ∵ dVout/dVin=1 ∴ VIH=Vin=VT0+2Vout 1/KNRL 代回等式，得： Vout= 2V /3 K RDD N L ∴ VIH=VT0+ 8V /3 K RDD N L 1/KNRL 9. 解： Vout=VOL時(shí)，晶體管非飽和導(dǎo) 通， Vin= VOH=VDD ∴ (VDDVout)/RL= KN`（ W/L）〔 (VDD VT0) VOL 1/2VOL2〕 代值解得： RL（ W/L） = 105Ω 可以選擇不同的 W/L 和 RL值以滿足 VOL=，在最終設(shè)計(jì)中二者的選取還需考慮其他因素，如電路功耗與硅片面積。在更大的輸入電壓下，輸出電壓繼續(xù)下降， MI 仍處于線性模式。隨著輸入電壓增加而超過 VT0時(shí)， MI開始導(dǎo)通，漏極電流不再為 0，由于漏源電壓 VDS=Vout 大于 Vin VT0，因而 MI初始處于飽和狀態(tài)。當(dāng)漏源電壓很小時(shí)，隨著漏源電壓的值的增大，溝道內(nèi)電場(chǎng)強(qiáng)度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時(shí)，由于載流子速度飽和（短溝道）或者溝道夾斷（長(zhǎng)溝道），其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。 影響 ：當(dāng)漏源電壓增加時(shí)，速度飽和點(diǎn)在從漏端向源端移動(dòng)，使得漏源電流隨漏源電壓增加而增加，即飽和區(qū) D 和 S 之間電流源非理想。 5. 答： MOS 晶體管存在速度飽和效應(yīng)。而當(dāng) PMOS 中因各種應(yīng)用使得源端電位達(dá)不到最高電位時(shí)，襯底偏壓BSV 0，源與襯底的 PN 結(jié)反偏，耗盡層電荷增加，要維持原來的導(dǎo)電水平，必須使閾值電壓（絕對(duì)值）提高，即產(chǎn)生襯偏效應(yīng)。 3. 答： 短溝道效應(yīng)是指： 當(dāng) MOS 晶體管的溝道長(zhǎng)度變短到可以與源漏的耗盡層寬度相比擬時(shí)，發(fā)生短溝道效應(yīng)，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長(zhǎng)度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象 影響： 由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的柵電荷就可以達(dá)到反型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應(yīng)。 2. 答：器件的亞閾值特性是指在分析 MOSFET 時(shí)，當(dāng) VgsVth 時(shí) MOS 器件仍然有一個(gè)弱的反型層存在，漏源電流 Id 并非是無限小，而是與 Vgs 呈現(xiàn)指數(shù)關(guān)系，這種效應(yīng)稱作亞閾值效應(yīng)。 于 NMOS 數(shù)值為正 四管單元 六管單元 B C 7 SSOXQC 是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側(cè)所需加的外加電壓，對(duì)于絕 緣層中的正電荷，需要加負(fù)電壓才能其拉到平帶，一般為負(fù)。 F2? 是開始出現(xiàn)強(qiáng)反型時(shí)半導(dǎo)體表面所需的表面勢(shì)，也就是跨在空間電荷區(qū)上的電壓降。 9. 去掉 TTL 門的高電平的驅(qū)動(dòng)級(jí)， oc 門輸出端用導(dǎo)線連接起來，接到一個(gè)公共的上拉電阻上，實(shí)施線與，此時(shí)就不會(huì)出此案大電流灌入， Q5 不會(huì)使輸出低電平上升造成邏輯混亂。 8. 當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會(huì)使輸出低電平的管子燒壞。 7. 輸出高電平偏低： VCE3 和 R5 上的電壓過大，可以通過減小 VCE3 和 IC3 來實(shí)現(xiàn)。 6. 6 由于六管單元在用了有源泄放回路，使 Q2Q5 同時(shí)導(dǎo)通，四管單元由于 Q2 進(jìn)入飽和后，電阻對(duì) Q5 的基極電流有分流作用，四管單元此時(shí)是由于 Q2 進(jìn)入飽和區(qū)而 Q5 還未進(jìn)入飽和區(qū) BC 段是所對(duì)應(yīng)的傳輸特性曲線。當(dāng) Q5 飽和后 Q6 將會(huì)替它分流，限制了 Q5 的飽和度提高了電路速度。 四管和五管在瞬態(tài)中都是通過大電流減少 。 D 還起到了點(diǎn)評(píng)位移作用，提高了輸出電平。 4. 兩管與非門： 輸出高電平低，瞬時(shí)特性差。 當(dāng)輸出從高電平向低電平轉(zhuǎn)化時(shí)，希望 Q5 快速的存儲(chǔ)的電荷放完，此時(shí)要求 IB5 盡可能的大。 ，有任何一個(gè)低電平時(shí)： Q1 飽和區(qū) Q2 截至區(qū) Q3 飽和區(qū) Q4 截至區(qū) 當(dāng)輸入端的信號(hào)全部為高電平時(shí)： Q1 反向區(qū) Q2 飽和區(qū) Q3 飽和區(qū) Q4 飽和區(qū) 3. Q5 管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時(shí)間。 Rise上升。 Storage存儲(chǔ)。 Fall下降。 Delay延遲。電路有兩個(gè)穩(wěn)態(tài)，則有導(dǎo)通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。 輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流） IIH指電路被測(cè)輸入端接高電平，而其它輸入端接地時(shí)，流過接高電平輸入端的電流。 過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度， VW=VIHminVILmax。 開門 /關(guān)門電平：開門電平 VIHmin為保證輸出 為額定低電平時(shí)的最小輸入高電平 (VON)；關(guān)門電平 VILmax為保證輸出為額定高電平時(shí)的最大輸入低電平 (VOFF)。 5. r(L/W)=R=1K L/W=5 I=V/R=1mA P=(I*I*r)/(WL) 公式變形 W= 注意：這里各單位間的關(guān)系，寬度是微米時(shí)，要求電流為毫安，功率的單位也要化成相應(yīng)的微米單位。形成管子后，實(shí)際電阻比原來要高，所以需要修正。 2. 反偏 PN 結(jié)電容和 MOS 電容器。 7. （ 1）增大基區(qū)寬度：由工藝決定； （ 2）使襯底可靠接地或電源。工藝上采用深 阱 擴(kuò)散增加基區(qū)寬度可以有效降低寄生 NPN 管的放大倍數(shù)； 具體應(yīng)用時(shí)：使用時(shí)盡量避免各種串?dāng)_的引入，注意輸出電流不易過大。 ：為減小寄生電阻 Rs 和 Rw，版圖設(shè)計(jì)時(shí)采用 雙阱工藝 、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對(duì)接觸進(jìn) 行合理規(guī)劃布局，減小有害的電位梯度； 工藝設(shè)計(jì)時(shí)：降低寄生三極管的電流放大倍數(shù)：以 N 阱 CMOS 為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控制。 4. 在單阱工藝的 MOS 器件中（ P 阱 為例），由于 NMOS 管源與襯底組成 PN 結(jié)，而 PMOS管的源與襯底也構(gòu)成一個(gè) PN 結(jié)，兩個(gè) PN 結(jié)串聯(lián)組成 PNPN 結(jié)構(gòu)，即兩個(gè)寄生三極管 (NPN和 PNP)，一旦有因素使得寄生三極管有一個(gè)微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。此時(shí)寄生效應(yīng)也不能忽略 歐姆體電阻，他們會(huì)對(duì)晶體管的工作產(chǎn)生影響。當(dāng) NPN 處于反向工作區(qū)時(shí)，寄生管子工作在正向工作區(qū)，它的影響不能忽略。提高器件的抗閂鎖效應(yīng)。缺點(diǎn)：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動(dòng)能力。 ： 集成度：一個(gè)芯片上容納的晶體管的數(shù)目 wafer size：指包含成千上百個(gè)芯片的大圓硅片的直徑 die size：指沒有封裝的單個(gè)集成電路 摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小 2 倍。是衡量集成電路加工和設(shè)計(jì)水平的重要標(biāo)志。 ，模擬集成電路，數(shù)?；旌霞呻娐贰７庋b在一個(gè)外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。 1 第二部分 參考答案 第 0 章 緒論 ，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一定電路互連。集成在一塊半導(dǎo)體基片上。 （ SSI），中規(guī)模集成電路（ MSI），大規(guī)模集成電路（ VSI），超大規(guī)模集成電路（ VLSI），特大規(guī)模集成電路（ ULSI），巨大規(guī)模集成電路（ GSI） （ BJT）集成電路，單極型（ MOS）集成電路， BiCMOS 型集成電路。 成電路中半導(dǎo)體器件的最小尺寸如 MOSFET 的最小溝道長(zhǎng)度。它的減小使得芯片集成度的直接提高。 第 1 章 集成電路的基本制造工藝 ，減小寄生 PNP 管的影響 極串聯(lián)電阻，擴(kuò)大飽和壓降，若過小耐壓低，結(jié)電容增大，且外延時(shí)下推大 3. 第一次光刻： N+隱埋層擴(kuò)散孔光刻 第二次光刻： P 隔離擴(kuò)散孔光刻 第三次光刻： P 型基區(qū)擴(kuò)散孔光刻 第四次光刻： N+發(fā)射區(qū)擴(kuò)散孔光刻 第五次光刻：引線孔光刻 第六次光刻：反刻鋁 阱光刻，光刻有源區(qū)，光刻多晶硅， P+區(qū)光刻， N+區(qū)光刻，光刻接觸孔，光刻鋁線 晶體管電流增益小，集電極串聯(lián)電阻大， NPN 管的 C 極只能接固定電位 NPN 具有較薄的基區(qū)，提高了其性能： N 阱使得 NPN 管 C 極與襯底斷開，可根據(jù)電路需要接任意電位 。改進(jìn)方法在 N 阱里加隱埋層，使 NPN 管的集電極電阻減小。 7. 2 2 8. B E C n n+ p+ S n+BL P p+ n+ p B E C S p p+ n n+ n+ 3 第 2 章 集成電路中的晶體管及其寄生效應(yīng) 管為四層三結(jié)晶體管的寄生晶體管，當(dāng) NPN 晶體管工作在正向工作區(qū)時(shí)，即 NPN 的發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)射 極反偏所以它就截止，對(duì)電路沒有影響。當(dāng) NPN 工作在飽和區(qū)時(shí)寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向 NPN 的發(fā)射極電流作為無用電流流向襯底。 3. MOS 晶體管的有源寄生效應(yīng)是指 MOS 集成電路中存在的一些不希望的寄生雙極晶體管、場(chǎng)區(qū)寄生 MOS 管和寄生 PNPN（閂鎖效應(yīng)），這些效應(yīng)對(duì) MOS 器件的工作穩(wěn)定性產(chǎn)生極大的影響。 4 影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。為減小寄生 PNP 管的寄生電阻 Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應(yīng)。 6. 在第二次光刻生成有源區(qū)時(shí)，進(jìn)行場(chǎng)氧生長(zhǎng)前進(jìn)行場(chǎng)區(qū)離子注入，提高寄生 MOSFET 的閾值電壓，使其不易開啟；增加場(chǎng)氧生長(zhǎng)厚度 ，使寄生 MOSFET 的閾值電壓絕對(duì)值升高，不容易開啟。 第 3 章 集成電路中的無源元件 1. 雙極性集成電路中最常用的電阻器是基區(qū)擴(kuò)散電阻 MOS集成電路中常用的電阻有多晶硅電阻和用 MOS 管形成的電阻。 3. 基區(qū)薄層電阻擴(kuò)散完成后，還有多道高溫處理工序，所以雜質(zhì)會(huì)進(jìn)一步往里邊推，同時(shí)表面的硅會(huì)進(jìn)一步氧化。 4. 長(zhǎng)時(shí)間較的電流流過鋁條，會(huì)產(chǎn)生鋁的電 遷移的現(xiàn)象，結(jié)果是連線的一端生晶須，另一端則產(chǎn)生空洞，嚴(yán)重時(shí)甚至?xí)嗔选? 第 4 章 TTL 電路 1. 名詞解釋 電壓傳輸特性：指電路的輸出電壓 VO 隨輸入電壓 Vi 變化而變化的性質(zhì)或關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。 邏輯擺幅： 輸出電平的最大變化區(qū)間， VL=VOHVOL。 輸入短路電流 IIL指電路被測(cè)輸入端接地，而其它輸入端開路時(shí)，流過接地輸入端的電流。 5 靜態(tài)功耗 指某穩(wěn)定 狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積。 瞬態(tài)延遲時(shí)間 td從輸入電壓 Vi 上跳到輸出電壓 Vo 開始下降的時(shí)間間隔。 瞬態(tài)下降時(shí)間 tf輸出電壓 Vo 從高電平 VOH 下降到低電平 VOL 的時(shí)間間隔。 瞬態(tài)存儲(chǔ)時(shí)間 ts從輸入電壓 Vi 下跳到輸出電壓 Vo 開始上升的時(shí)間間隔。 瞬態(tài)上升時(shí)間 tr輸出電壓 Vo 從低電平 VOL 上升到高電平 VOH 的時(shí)間間隔。 瞬態(tài)導(dǎo)通延遲時(shí)間 tPHL（實(shí)用電路）從輸入電壓上升沿中點(diǎn)到輸出電壓下降沿中點(diǎn)所需要的時(shí)間。 當(dāng)輸出從低電平向高電平轉(zhuǎn)化時(shí) ，要求 Q5 快速退出飽和區(qū)，此時(shí)如果再導(dǎo)通時(shí) IB5越大，則保和深度約大，時(shí)間就越長(zhǎng)。 設(shè)計(jì)時(shí)， IB5 的矛盾帶來了很大的困難。 四管與非門：輸出采用圖騰柱結(jié)構(gòu) Q3D ，由于 D 是多子器件，他會(huì)使 Tplh 明顯下降。 五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級(jí)， Q4 也起到點(diǎn)評(píng)位移作用，達(dá)林頓電流增益大，輸出電 阻小，提高電路速度和高電平負(fù)載能力。 5. 六管單元用有源泄放回路 RBRCQ6 代