【正文】 x,y: IN STD_LOGIC。 圖 319 1 位全加器 xin yin a b diff_out c 解 ()：實現(xiàn) 1 位半減器 h_suber(diff=xy； s_out=1,xy) LIBRARY IEEE。 37 給出 1 位全減器的 VHDL 描述；最終實現(xiàn) 8 位全減器。 OUT1 = NOT Q。 END IF。139。 BEGIN PROCESS(CLK0) BEGIN IF CLK039。 END ENTITY t4_19。 ENTITY t4_19 IS PORT (CL,CLK0: IN STD_LOGIC。 圖 318 時序電路 解：實現(xiàn)圖 419 電路的 VHDL 程序 LIBRARY IEEE。 END ARCHITECTURE A_S_16。 CQ=CQI。 END IF。039。139。 大于 65535,計數(shù)值清零 END IF。139。THEN 檢測是否允許計數(shù) (同步他能 ) IF CQI0 THEN CQI:=CQI1。 IF SUB_EN=39。 END IF。 計數(shù)大于 9,輸出進位信號 ELSE COUT = 39。 IF CQI=16FFFF THEN COUT=39。)。 允許計數(shù) ,檢測是否小于 65535 ELSE CQI:=(OTHERS = 39。139。139。計數(shù)器異步復位 ELSIF CLK39。039。139。 ARCHITECTURE A_S_16 OF ADD_SUB_16 IS BEGIN PROCESS(CLK,RST,ADD_EN,SUB_EN) VARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0)。 COUT: OUT STD_LOGIC)。 ENTITY ADD_SUB_16 IS PORT (CLK,RST,ADD_EN,SUB_EN: IN STD_LOGIC。 USE 。 解：用 VHDL 實現(xiàn)含有異步清零和計數(shù)使能的 16 位二進制加減可控計數(shù)器。 END behav。 DOUT=Q。039。139。 END PROCESS。 END IF。 END IF。)。 允許計數(shù) ,檢測是否小于 9 ELSE Q=(OTHERS=39。 THEN Q=DATA。 THEN 檢測是否允許計數(shù)或加載（同步使能） IF LOAD=39。 計數(shù)器異步復位 ELSE IF EN=39。039。039。139。 允許加載 ELSIF CLK39。039。 ARCHITECTURE behav OF CNT12 IS SIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0)。計數(shù)值輸出 COUT : OUT STD_LOGIC)。 DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 LIBRARY IEEE。討論例 320 與例 321 的異同點。 END ARCHITECTURE case_mux31。 END CASE。 = outy = y。 WHEN 39。039。 END PROCESS。 WHEN OTHERS =NULL 。139。 = y = a2。 BEGIN u1: PROCESS(s0,a1,a2,a3) BEGIN CASE s0 IS 類似于真值表的 case 語句 WHEN 39。 END ENTITY mux31。 ENTITY mux31 IS PORT(a1,a2,a3,s0,s1: IN STD_LOGIC。 圖 317 含 2 選 1 多路選擇器的模塊 解： 用 CASE 語句 實現(xiàn) 圖 418 所示的是雙 2 選 1 多路選擇器構(gòu)成的電路 LIBRARY IEEE。 33 圖 317所示的是雙 2選 1多路選擇器構(gòu)成的電路 MUXK,對于其中 MUX21A,當 s=’0’和 s=’1’時 ,分別有 y=‘a(chǎn)’和 y=’b’。 END PROCESS。 WHEN OTHERS =NULL 。 WHEN 10 = y = c。 s1 相并 s0,即 s1 與 s0 并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS 類似于真值表的 case 語句 WHEN 00 = y = a。定義標準邏輯位矢量數(shù)據(jù)類型 BEGIN s0s1=s1amp。 END ENTITY mux41。 s1: IN STD_LOGIC。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。 解 2： 用 CASE 語句 實現(xiàn) 4 選 1 多路選擇器 mux21 in0 output in1 sel LIBRARY IEEE。 END PROCESS。 ELSE y = d。 ELSIF s0s1 = 01 THEN y = b。s0。 ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0)。 y: OUT STD_LOGIC)。 s0: IN STD_LOGIC。 USE 。當 s1=’0’,s0=’0’； s1=’0’,s0=’1’； s1=’1’,s0=’0’和 s1=’1’,s0=’1’時 ,分別執(zhí)行 y=a、 y=b、 y=c、y=d。 output:OUT STD_LOGIC)。 輸出端 END buf3s 。 輸入端 enable:IN STD_LOGIC。 P34~36 22 什么是基于乘積項的可編程邏輯結(jié)構(gòu) ? P33~34， 40 什么是基于查找表的可編程邏輯結(jié)構(gòu) ? P40~41 23 FPGA 系列器件中的 LAB 有何作用 ? P43~45 25 解釋編程與配置這兩個概念。 《 EDA 技術 實用教程 (第四版 )》習題 1 習 題 11 EDA 技術與 ASIC 設計和 FPGA 開發(fā)有什么關系 ？ FPGA 在 ASIC 設計中有什么用途？ P3~4 12 與軟件描述語言相比， VHDL 有什么特點 ? P6 l3 什么是綜合 ?有哪些類型 ?綜合在電子 設計 自動化中的地位是什么 ? P5 14 在 EDA 技術中，自頂向下的設計方法的重要意義是什么 ? P7~10 15 IP 在 EDA 技術的 應用 和發(fā)展中的意義是什么 ? P22~14 16 敘述 EDA 的 FPGA/CPLD 設計流程，以及涉及的 EDA 工具及其在整個流程中的作用。 (P11~13) 2 習 題 21 OLMC（輸出邏輯宏單元） 有何功能 ?說明 GAL 是怎樣實現(xiàn)可編程組合電路與時序電路的。 P58 26 請參閱相關資料，并回答問題：按本章 給出的歸類方式，將基于乘積項的可編程邏輯結(jié)構(gòu)的 PLD 器件歸類為 CPLD；將基 于查 找 表 的 可 編程邏輯結(jié)構(gòu)的 PLD 器什歸類為FPGA，那么， APEX 系列屬于什么類型 PLD 器件 ? MAX II 系列又屬于什么類型的 PLD 器件 ?為什么 ? P54~56 3 習 題 31 畫出與以下實體描述對應的原理圖符號元件 : ENTITY buf3s IS 實體 1:三態(tài)緩沖器 PORT(input:IN STD_LOGIC。 使能端 output:OUT STD_LOGIC)。 ENTITY mux21 IS 實體 2: 2 選 1 多路選擇器 PORT(in0, in1,sel: IN STD_LOGIC。 buf3s input output enable 32 圖 316 所示的是 4 選 1 多路選擇器 ,試分別用 IF_THEN 語句和 CASE 語句的表達方式寫出此電路的 VHDL 程序 ,選擇控制信號 s1 和 s0 的數(shù)據(jù)類型為 STD_LOGIC_VECTOR。 圖 316 4 選 1 多路選擇器 解 1： 用 IF_THEN 語句 實現(xiàn) 4 選 1 多路選擇器 LIBRARY IEEE。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。 s1: IN STD_LOGIC。 END ENTITY mux41。定義標準邏輯位矢量數(shù)據(jù) BEGIN s0s1=s1amp。 s1 相并 s0,即 s1 與 s0 并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = 00 THEN y = a。 ELSIF s0s1 = 10 THEN y = c。 END IF。 END ARCHITECTURE if_mux41。 USE 。 s0: IN STD_LOGIC。 y: OUT STD_LOGIC)。 ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0)。s0。 WHEN 01 = y = b。 WHEN 11 = y = d。 END CASE。 END ARCHITECTURE case_mux41。試在一個結(jié)構(gòu)體中用兩個進程來表達此電路 ,每個進程中用 CASE 語句描述一個 2 選 1 多路選擇器 MUX21A。 USE 。 outy:OUT STD_LOGIC)。 ARCHITECTURE case_mux31 OF mux31 IS SIGNAL y : STD_LOGIC。039。 WHEN 39。 = y = a3。 END CASE。 u2: PROCESS(s1,a1,a2,a3,y) BEGIN CASE s1 IS 類似于真值表的 case 語句 WHEN 39。 = outy = a1。139。 WHEN OTHERS =NULL 。 END PROCESS。 34 將例 320 程序的計數(shù)器改為十二進制計數(shù)器，程序用例 321 的方式表述，并且將復位 RST 改為同步清零控制，加載信號 LOAD 改為異步控制方式。 解： 十二進制計數(shù)器 VHDL 程序設計。 USE 。 ENTITY CNT12 IS PORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 4 位預置數(shù) DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 計數(shù)進位輸出 END CNT12。 BEGIN REG: PROCESS(CLK,RST,EN,LOAD,Q) BEGIN IF LOAD=39。 THEN Q=DAT