eda實訓(xùn)報告-展示頁
2024-10-19 08:06本頁面
【正文】 的仿真實例――分頻器設(shè)計 （ 4）利用 m 序列產(chǎn)生程序 完成整個工程和仿真 . （ 5）應(yīng)用 Quartus II 宏功能模塊元件 74283 設(shè)計 8 位并行加法器 實驗要求： 掌握 EDA 系統(tǒng)設(shè)計基本方法。學(xué)生除完成教學(xué)內(nèi)容規(guī)定的實驗外，還可自主選做難度較大的實驗。為此筆者結(jié)合課堂教學(xué)的相關(guān)內(nèi)容，編寫了這本實驗指導(dǎo)書。對于理工科類的大學(xué)生，學(xué)習(xí)和掌握 EDA 技術(shù)，是非常有必要的。北京聯(lián)合大學(xué) 實驗報告 課程名稱： EDA 實訓(xùn) 學(xué) 院： 信息學(xué)院 專 業(yè)： 電子信息科學(xué)與技術(shù) 班 級： xxxxxxxxxxxxxxxx 學(xué) 號： xxxxxxxxxxxxxxxxxxx 姓 名： xxxxxxxxxxxxxxx 成 績： 2020 年 1 月 4 日 引言 電子設(shè)計自動化（ EDA， Electronic Design Automation）技術(shù)是微電子技術(shù)中的核心技術(shù)之一，是現(xiàn)代集成系統(tǒng)設(shè)計的重要方法。它是在計算機(jī)的輔助下完成電子產(chǎn)品設(shè)計方案的輸入、處理、仿真和下載的一種硬件設(shè)計技術(shù)。 由于 EDA課程具有極強(qiáng)的工程實踐性，所以配合理論教學(xué)，同時開設(shè)了 EDA實驗課。 本書提供了一系列由淺入深的 EDA 基本實驗項目和擴(kuò)展實驗項目，包括基本數(shù)字邏輯實驗和數(shù)字系統(tǒng)實驗，計算機(jī)接口類實驗，自動控制類實驗以及應(yīng)用類實驗。 通過這些實驗及 EDA 工具軟件 QuartusⅡ和 ModelSim 的使用，學(xué)生可在較短時間內(nèi)掌握 EDA 技術(shù)的原理和方法，熟悉 EDA 設(shè)計的全過程，包括器件的選擇、邏輯設(shè)計、輸入、編譯、仿真以及器件的編程下載、在線校驗等環(huán)節(jié)；同時有助于學(xué)生拓寬知識面 ，進(jìn)一步深化對數(shù)字邏輯、計算機(jī)接口和通信以及可編程邏輯器件等知識的理解，綜合運用所學(xué)知識，熟練應(yīng)用 EDA 技術(shù)進(jìn)行 PLD 的設(shè)計與開發(fā)，并能基于 PLD 自行設(shè)計、開發(fā)出復(fù)雜數(shù)字系統(tǒng)。 熟悉圖形邏輯輸入法 基本掌握電子系統(tǒng)常用模塊 VHDL 或 Verilog 硬件描述語言編程。 了解功能仿真的方法、把 實驗結(jié)果寫成實驗報告。 Quartus II 設(shè)計軟件提供完整的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，為可編程芯片系統(tǒng) (SOPC) 提供全面的設(shè)計環(huán)境。 基于原理圖輸入的數(shù)字邏輯電路 Quartus II 設(shè)計 實訓(xùn)題 基于原理圖輸入 Quartus II 設(shè)計 （ 1）用 圖形法 設(shè)計 與非門設(shè)計同步 RS 觸發(fā)器 1 實驗?zāi)康模?掌握 Quartus II 的圖形輸入法和仿真過程 （ 1） 掌握圖形輸入法 （ 2） 熟悉 仿真方法 2 實驗內(nèi)容： 用 圖形法 設(shè)計 與非門設(shè)計同步 RS 觸發(fā)器 3 實驗要求 掌握圖形邏輯輸入法；熟悉仿真方法 ；理解功能仿真的方法。 4 完成 1 位 半 加器的 EDA 設(shè)計 原理圖 1 位全加器的 EDA 設(shè)計 5 仿真結(jié)果 基于 Verilog HDL 的數(shù)字邏輯電路 Quartus II 設(shè)計 實訓(xùn)題 基于 Verilog HDL 的分頻器的生成與仿真分析 . 1 實驗?zāi)康?：了解 Quartus II 的 VHDL 或 Verilog HDL 語言描述輸入法 （ 1）了解 VHDL 或 Verilog HDL 語言描述輸入法 （ 2）了解 VHDL 或 Verilog HDL 語言 2 實驗內(nèi)容： 利用 Verilog HDL 編寫的分頻器模塊 3 實驗要求 利用 Verilog HDL 編寫的分頻器模塊 ,完成工程建立 ,文件導(dǎo)入 ,系統(tǒng)編譯 ,數(shù)據(jù)仿真 . 熟悉整個過程 4 完成 分頻器的 Verilog HDL 編寫 利用 Verilog HDL 編寫的分頻器模塊 ,完成工程建立 ,文件導(dǎo)入 ,系統(tǒng)編譯 ,數(shù)據(jù)仿真 . 熟悉整個過程 ,其中分頻器模塊為現(xiàn)成的 Verilog HDL 程序文件 . //fen pin ,chang sheng shi zhong module clk(clkin,clkout1M,clkout1Ms,clkout1Mc,clk100k,clk80k,clk8k,clk2k)。 output clkout1M,clkout1Ms,clkout1Mc,clk100k,clk80k,clk8k,clk2k。 reg [2:0]clkreg1。 reg [2:0]clkreg3。 reg [7:0]clkreg6。 always(posedge clkin) begin if(clkreg1==4) begin clkreg1=0。 end else begin c
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