【正文】 則重新啟動 process，如此反復。 3） 進程 (process)設(shè)計 進程作為 VHDL 語言重要的一 部分，在 VHDL 設(shè)計中經(jīng)?？捎玫?。 Clk?event 表示時鐘 (clk)有變化，加上 clk=’ 1’就是上升沿觸發(fā)。 end process。 如： process(clk,a,b) begin if clk=?1?a nd clk?event then a=b。 16 如果事件滿足條件 (true)，則執(zhí)行 then 后的語句，否則再判斷下一個 else，以此類推。 else(elsif(condition) then)) do something。當選擇線 s 為’ 0’時輸入 a 選通，當 s 為’ 1’時輸入 b 選通。 條件賦值語句如： x = a when(s=?0?)else b when(s=?1?)。 “0001” when ?1?。 1） 組合邏輯設(shè)計 a、 并發(fā)語句 用于描述數(shù)據(jù)流描述的并發(fā)語句有：選擇信號賦值語句(withselectwhen)和條件信號賦值語句 (whenelse)。 上面的構(gòu)造體描述了輸出 equals 和兩輸入 a、 b 之間的構(gòu)造關(guān)系。 如： architecture bool of eqp4 is begin equals = not(a(0) xor b(0)) and not(a(1) xor b(1)) and not(a(2) xor b(2)) and not(a(3) xor b(3))。 VHDL 允許采用不同的格式來寫設(shè)計者設(shè)計的構(gòu)造。 上面的實體定義了兩個四位的輸入端口 a 和 b 及一位的輸出端口 equals。 equals:out std_logic)。 use 。實體說明可看做一個電路的符號來理解，其描述一個元 件和設(shè)計其余部分的連接關(guān)系。 2．實體 實體是能夠表達完整系統(tǒng)、電路板、芯片、小函數(shù)和邏輯門功能的設(shè)計概述。 Library ieee。 程序包 (Packages)是一種使其中的類型、元件、函數(shù)和其它說明對設(shè)計單元可見的類型、元件和子程序；而包體則用來存放說明中的函數(shù)和子程序。在程序的開頭要按需要調(diào)用不同的庫，這些庫的調(diào)用通過 Library 語句來實現(xiàn)。 1． VHDL 中的庫和程序包 庫 (Library)是用來存放可編譯的設(shè)計單元的地方，通過其目錄可查詢和調(diào)用。 14 VHDL 語言介紹 VHDL 語言的結(jié)構(gòu) 一個完整的 VHDL 設(shè)計是由實體說明 (Entity Declaration）和構(gòu)造體 (Architecture Body)說明構(gòu)成。同時，多種綜合工具支持這種形式的設(shè)計。 3）上市時間快，成本低 VHDL 語言和可編程邏輯很好地結(jié)合，將大大提高數(shù)字單片設(shè)計實現(xiàn)速度。 2） ASIC 的移植 VHDL 語言的效率體現(xiàn)之一，就是如果你的設(shè)計是被綜合到一個 CPLD 或 FPGA 的話，則可以使設(shè)計者設(shè)計的產(chǎn)品以最快的速度上市。然后再評估設(shè)計結(jié)果，選用最適合你設(shè)計所需的器件。設(shè)計者可以進行一個完整的設(shè)計描述，并且對其進行綜合。 VHDL 的可移植性如圖 13 圖 任一生產(chǎn)商的器件 VHDL 不依賴器件的可移植性 1）性能評估能力 非依賴器件的設(shè)計和可移植能力允許設(shè)計者可采用不同的器件結(jié)構(gòu)和不同的綜合 工具來評估設(shè)計。這意味著同一個 VHDL 設(shè)計描述可以在不同的設(shè)計項目中采用。因為 VHDL 是一個標準語言，故 VHDL 設(shè)計描述可以被不同的工具支持。 3．可移植性 VHDL 的可移植能力是允許設(shè)計者對需要綜合的設(shè)計描述進行模擬，在綜合之前對一個數(shù)千門的設(shè)計 描述進行模擬，可以節(jié)約設(shè)計者可觀的時間。若對設(shè)計進行資源利用和性能方面的優(yōu)化，也并不要求設(shè)計者非常熟悉器件的結(jié)構(gòu)才行。圖 是 VHDL 支持多種描述方式的例子： 圖 VHDL 支持多種描述方式 2．非依賴器件的設(shè)計 VHDL 允許設(shè)計者生成一個設(shè)計并不需要首先選擇一個用來實現(xiàn)設(shè)計的器件。為了有效地控制設(shè)計實現(xiàn)，它還具有多層次的設(shè)計描述功能，支持設(shè)計庫和可重復使用的元件生成，它支持階層設(shè)計，且提供模塊化設(shè)計的創(chuàng)建。此外 VHDL 還有以下的一些 優(yōu)點。而 VHDL 卻能夠提供高級語言結(jié)構(gòu)使工程師很方便地描述大型電路，促進產(chǎn)品的快速上市。 VHDL 非常適用于可編程邏輯器件的應用設(shè)計，并正在得以普及。 VHDL 和 Verilog 兩種語言能夠滿足數(shù)字邏輯設(shè)計的這些需要。它允許設(shè)計在不同的 EDA 工具環(huán)境之間移植，其模塊可以封裝成獨立單元，重復使用。它即使不依賴于解釋，也應該能夠較方便于定義。 VHDL 設(shè)計方式的優(yōu)點 一個優(yōu)選的設(shè)計方式應該能夠提高設(shè)計者的工作效率。 2）原圖的保持比較困難，在設(shè)計實現(xiàn)過程中，經(jīng)常需要對設(shè)計進行修改，同時，在實現(xiàn)過程中，設(shè)計構(gòu)圖的形式也會改變。圖形輸入方式有許多優(yōu)點，例如：可以提供設(shè)計的圖形觀察，具有支持圖形階層結(jié)構(gòu)的軟件工具，使設(shè)計構(gòu)成模塊化形式。 11 2．傳統(tǒng)設(shè)計方式的缺點 對于采用 CPLD、 FPGA 或者 ASIC 的大型系統(tǒng)，上述傳統(tǒng)的邏輯方 程的形式是行不通的，傳統(tǒng)技術(shù)生成邏輯方程的方式既費時又容易出錯，而且在方程式中查找錯誤也是很困難的。使用具有一定語言規(guī)則的簡單語言來形成組合和寄存形式方程，設(shè)計者首先以數(shù)據(jù)文件的格式著手設(shè)計方程，然后由軟件來進行方程的綜合，最后形成一個 用于 PLD 器件編程的數(shù)據(jù)文件。 VHDL 設(shè)計與傳統(tǒng)設(shè)計技術(shù)的優(yōu)勢比較 1．傳統(tǒng)的設(shè)計方式 就小規(guī)模的設(shè)計靈活性和集成度來說，低于 500 門的簡單 PLD 經(jīng)常被成功地采用。 [VHDL－ Very High Speed Integrated Circuit(VHSIC) Hardware Description Language]作為 IEEE－1076 標準所規(guī)范的硬件描述語言，隨著各種 EDA 工具和集成電路的普遍 認同和推廣，目前正在全球范圍內(nèi)先進工業(yè)國家的電子系統(tǒng)設(shè)計領(lǐng)域獲得廣泛應用。 1996 年， 成為 VHDL 綜合標準。 1988 年， Milstd454 規(guī)定所有為國防部設(shè)計的 ASIC 產(chǎn)品 必須采用 VHDL 來描述。同時，也被用來作為模型語言，方便于采用軟件來進行模擬。 10 2 VHDL 硬件描述語言 VHDL 語言 概述 VHDL 語言 的發(fā)展概況 VHDL 是在 70－ 80 年代，由美國國防部資助的 VHSIC 項目開發(fā)的產(chǎn)品。在 SOPC 領(lǐng)域中所要求的關(guān)鍵技術(shù)是在這些平臺上把一個應用的系統(tǒng)級描述轉(zhuǎn)化成為一個高效率的實現(xiàn)。 但是，真正推動 SOPC 設(shè)計的將是系統(tǒng)級設(shè)計而不是特定的硬件或軟件設(shè)計方法。新的 SOPC 實現(xiàn)要求一種著重于快速投放市場的、具有可重構(gòu)性、高效自動化的設(shè)計方法。隨著深亞微米技術(shù)的發(fā)展，使 SOPC 的實現(xiàn)成為可能。越來越多的復雜 IC 需要 SOPC 技術(shù)來制造。 同時，模擬可編程陣列、數(shù) /?；旌峡删幊剃嚵?，動態(tài)可重構(gòu)陣列器件等新概念也正在涌現(xiàn)。 2）、為了方便用戶設(shè)計和特殊功能應用，向嵌入通用或標準功能模塊方向發(fā)展。 HDL仿真軟件：對設(shè)計進行校驗仿真，包括布線以前的功能仿真 (前仿真 )和布線以后包含延時的時序仿真 (后仿真 )，對于一些復雜的 HDL設(shè)計可能需要軟件專業(yè)的仿真功能。 HDL前端輸入與系統(tǒng)管理軟件：這類軟件主要是幫助用戶完成 HDL文本的編輯和輸人工作，提高輸入效率，并不是必須的，更多人更習慣使用集成開發(fā)軟件或者綜合／仿真工具中自帶的文本編輯器。 FPGA／ CPLD 開發(fā)工具 集成的 FPGA／ CPLD開發(fā)環(huán)境：這類軟件都是由 FPGA／ CPLD芯片廠家提供，基本都可以完成所有的設(shè)計輸入 (原理圖或 HDL)、仿真、綜合、布線、下載等工作。 ? 時序仿真 在設(shè)計實現(xiàn)后，針對器件的布局、布線方案進行時延仿真，分析定時關(guān)系。 ? 設(shè)計輸入編譯 設(shè)計輸入原理圖 編 譯 功 能 效 驗 時 序 效 驗 器 件 編 程 在 線 效 驗 產(chǎn) 品 更 改 設(shè) 計 8 在編譯過程中，編譯軟件自動對設(shè)計文件進行綜合 、優(yōu)化，并針對所選中的器件進行映射、布局、布線，產(chǎn)生相應的熔絲圖或位流數(shù)據(jù)文件。 FPGA／ CPLD芯片的設(shè)計步驟可分為：設(shè)計輸入、設(shè)計輸入編譯和編程；驗證步驟包括：功能仿真、時序仿真和器件測試。 CPLD 的結(jié)構(gòu)見圖 。 基于 PROM 或 E2PROM 編程的 CPLD 基于 EPROM 或 E2PROM 編程的 CPLD，主要由可編程 I/O 模塊、可編程邏輯單元模塊（ LB）、可編程布線池（ PIA）組成。 圖 SRAM 基本單元結(jié)構(gòu) 6 圖 SRAM 基本單元結(jié)構(gòu) 近年來， Xilinx 公司研制開發(fā)的 FPGA 系列產(chǎn)品的主要特征是不斷地推出新器件和開發(fā)工具，力求使芯片的速度更高、功耗更低。由于 SRAM 的結(jié)構(gòu)原理上的特點，使之可以不受電源劇烈變化或 α 粒子輻射的影響。 FPGA 中點陣排布的這些單元，在配置時寫入，而在回讀（ Read Back 是一種驗證配置是否正確的操作）時讀 出。 配置存儲器是一種靜態(tài)存儲器（ Static RAM），具有高度的可靠性、抗噪聲能力和綜合可測性能。配置存儲器是一種靜態(tài)存儲器，具有高度的可靠性、抗噪音能力和綜合可測性能。通常，這個規(guī)劃格式的 BIT 數(shù)據(jù)可存放于外附 PROM 或 EPROM 中，在系統(tǒng)開機或需要時，自動載入 FPGA 中的 SRAM，或者直接由微處理器控制當前系統(tǒng)的起始動作來處理。即通過對分布的 SRAM 的不同的加電配置，來決定幾個部分的邏輯定義。其用戶的可編程特性，使得 LCA 具有一個極強的邏輯解來實現(xiàn)一個優(yōu)化的門陣列的密度水平。 LCA 像一個門陣列，通過內(nèi)部的可編程布線通道的內(nèi)部布線網(wǎng)絡(luò)，把邏輯晶體管（這里稱 可編程邏輯塊 CLB）按設(shè)計要求連接在一起以綜合陣列中的邏輯功能。其一 5 是所謂的邏輯單元陣列（ LCA） 結(jié)構(gòu)。其基本結(jié)構(gòu)如圖 所示。 上述 ASIC 芯片，尤其是 CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體?？删幊踢壿嬓酒c上述掩膜 ASIC 的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗 室內(nèi)就可以燒制出自己的芯片 ,無須 IC 廠家的參與，大大縮短了開發(fā)周期。缺點是：開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。 設(shè)計全定制 ASIC 芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由 IC 廠家掩 膜制造完成。 ASIC 設(shè)計 現(xiàn)代電子產(chǎn)品的復雜度日益加深，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用 ASIC (Application Specific Integrated Circuits)芯片進行設(shè)計。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。高層次設(shè)計給我們提供了一種 自頂向下 （ TopDown）的全新的設(shè)計方法，這種設(shè)計方法首先從系統(tǒng)設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。 3 ESDA 技術(shù)的基本特征 ESDA 代表了當今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照 自頂向下 的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實現(xiàn)，然后采用硬件描述語言（ HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件。在整個設(shè)計過程中，自動化和智能化程度還不高，各種 EDA 軟件界面千差萬別，學習使用困難，并且互不兼容，直接影響到設(shè)計環(huán)節(jié)間的銜接。 (3)九十年代為 ESDA 階段。 (2)八十年代為 CAE 階段，與 CAD 相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu) 設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實現(xiàn)工程設(shè)計，這就是計算機輔助工程的概念。 EDA 技術(shù)的發(fā)展 回顧近 30 年電子設(shè)計技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個階段。 EDA 技術(shù)是依賴功能強大的計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ hardware description language）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯綜合、結(jié)構(gòu) 綜合（布局布 線），以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。同時，隨著 FPGA 產(chǎn)品的高度集成化、系統(tǒng)化，以及 FPGA 廠商日益完善的遠程控制方案，大大縮短和簡化了工程技術(shù)人員的硬件設(shè)計和升級的過程，提高了用戶產(chǎn)品設(shè)計和實現(xiàn)的工作效率。另一方面，隨著 FPGA 和 CPLD 技術(shù)的不斷發(fā)展，產(chǎn)品的集成度和性能不斷提