【正文】 軌跡，都是通過它傳出的信號來控制。endmodule從頂層設(shè)計中可以看到，控制整個乒乓球游戲機(jī)運(yùn)轉(zhuǎn)的就是狀態(tài)機(jī)進(jìn)程，它隊各個外圍部分起控制作用。goal u4(.res(res),.jia(w1),.yi(w2),.en(w5),.buzz(buzz))。score2 u2(.res(res),.yi(w2),.s1(smg3),.s2(smg4),.win(win2))。state_machine u0(.clk(clk),.res(res),.jia(w1),.yi(w2),.en_jia(w3),.en_yi(w4),.key1(key1), .key2(key2),.led(led),.win(win),.t1(t1),.t2(t2))。and D2(w4,w5,en_yi)。wire w1,w2,w3,w4,w5,jia_led,yi_led,buzz,win,win1,win2,en,en_jia,en_yi,t1,t2。output[7:0] led,smg1,smg2,smg3,smg4。input clk,res,key1,key2。頂層綜合各個模塊設(shè)計，這樣就完成了數(shù)字乒乓球游戲機(jī)的VHDL源程序編寫。 endcaseendmodule這個記分譯馬電路是針對乒乓球游戲機(jī)的特點(diǎn)進(jìn)行的特別設(shè)計，采用的是全部列舉的方法。 //9 default:out2=839。b1001:out2=839。b1000_0000。 //7 839。b0111:out2=839。b1000_0010。 //5 839。b0101:out2=839。b1001_1001。 //3 839。b0011:out2=839。b1010_0100。 //1 839。b0001:out2=839。b1100_0000。 endcasealways(*) case(in2) 839。 //9 default:out1=839。b1001:out1=839。b1000_0000。 //7 839。b0111:out1=839。b1000_0010。 //5 839。b0101:out1=839。b1001_1001。 //3 839。b0011:out1=839。b1010_0100。 //1 839。b0001:out1=839。b1100_0000。always(*) case(in1) //共陽數(shù)碼管編碼 839。output[7:0] out1,out2。module encoder(in1,in2,out1,out2)。而狀態(tài)機(jī)中的記分是由2個4位二進(jìn)制碼來表示的。所謂七段譯碼器，其實是由7段發(fā)光二極管組成的用于顯示數(shù)字的器件。 end endendendmodule（4）記分譯碼器的設(shè)計 en=0。 buzz=0。 end else begin if(q==2999) begin en=1。 en=1。or u1(w,jia,yi)。reg[12:0] q。output buzz,en。module goal(res,buzz,jia,yi,en)。 end endcase endendendmodule（3）得分判斷模塊的設(shè)計在一方并沒有擊球成功時，需要進(jìn)行判定，并且鳴響蜂鳴器來提示這個球某一方?jīng)]有擊中，而另一方得分。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 s7: begin led=839。 end s5: jia=1。b1000_0000。 t2=1。 end s3: begin led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 end s2: begin led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 1000 led=839。 s1: begin led=839。 end else begin case(current_state) s0: led=839。 jia=0。b0000_0000。 else next_current=s6。s6: if(win==1) next_current=s7。 else if((en_jia==1)||(en_yi==1)) next_current=s0。 else next_current=s6。amp。 else next_current=s5。amp。 else next_current=s2。s2: if(led==839。b0000_0001) next_current=s3。 else next_current=s0。amp。(en_jia==1)) next_current=s1。end/*產(chǎn)生下一狀態(tài)的組合邏輯*/always(current_state)begincase(current_state)s0: if((key1==1)amp。/*每個時鐘沿轉(zhuǎn)跳一次邏輯狀態(tài)*/always(posedge clk or negedge res)begin if(~res) current_state=s0。b1000_0000。b0010_0000,s6=839。b0000_1000, s4=839。b0000_0010,s2=839。parameter[7:0] s0=839。output[7:0] led。output jia,yi,t2。狀態(tài)機(jī)的進(jìn)程如下：module state_machine (clk,res,key1,key2,led,jia,yi,en_jia,en_yi,win,t1，t2)。 在整個程序中，狀態(tài)機(jī)起的是中央控制器的作用，由它控制的信號來影響整個程序中的其他相關(guān)部分，如記分部分，發(fā)光二極管部分。 end endcaseendendmodule（2）狀態(tài)機(jī)編程實現(xiàn) 狀態(tài)機(jī)設(shè)置了7個狀態(tài)，它們代表的具體數(shù)值依次是0到6。 if(b==1) next_current=s0。 en_yi=1。 end s1: begin out1=0。 if(a==1) next_current=s1。 en_yi=0。endalways(current_state or next_current)begin case(current_state) s0: begin out1=1。always(posedge clk or negedge res)begin if(!res) current_state=s0。b01。parameter[1:0] s0=139。add4 u1(.res(res),.c(w1),.t(w2))。wire w1,w2,a,b。output out1,out2,en_jia,en_yi。相應(yīng)的代碼如下：module Permissions(clk,res,in1,in2,out1,out2,en_jia,en_yi)。圖1流程圖圖2 基本原理第三章 設(shè)計步驟和調(diào)試過程 模塊設(shè)計和相應(yīng)模塊代碼 （1）發(fā)球選擇模塊的設(shè)計 游戲開始時，必須先決定發(fā)球權(quán)在哪一方。若在“球向乙移動狀態(tài)”乙仍然沒有提前擊球，狀態(tài)就轉(zhuǎn)移到“允許乙擊球狀態(tài)”，在此狀態(tài)下，如果乙擊球了，那么狀態(tài)就轉(zhuǎn)移到“ 球向甲移動狀態(tài)”。開始的時候處于“等待發(fā)球狀態(tài)”，若甲發(fā)球則狀態(tài)轉(zhuǎn)移到“第一盞燈亮狀態(tài)”，若乙發(fā)球則轉(zhuǎn)移到“第八盞燈亮狀態(tài)”，具體說明以甲球為例。狀態(tài)機(jī)設(shè)置了7個狀態(tài)，分別是“等待發(fā)球狀態(tài)”，“第一盞燈亮狀態(tài)”，“第八盞燈亮狀態(tài)”，“球向乙移動狀態(tài)”，“ 球向甲移動狀態(tài)”，“允許甲擊球狀態(tài)”，“允許乙擊球狀態(tài)”。甲、乙雙方各設(shè)一個發(fā)光二極管，表示擁有發(fā)球權(quán)，每隔5次自動交換發(fā)球權(quán)，擁有發(fā)球權(quán)的一方發(fā)球才有效。一方得分時，電路自動響鈴3秒，這期間發(fā)球無效，等鈴聲停止后方能繼續(xù)比賽。當(dāng)“球”(點(diǎn)亮的那只LED)運(yùn)動到某方的最后一位時，參賽者應(yīng)能果斷地按下位于自己一方的按鈕開關(guān)，即表示啟動球拍擊球?；旌显O(shè)計方法兼有以上兩種方法的優(yōu)點(diǎn)，并且可使用先進(jìn)的矢量測試方法。設(shè)計時需要考慮多個目標(biāo)的綜合平衡。3．混合的設(shè)計方法這種方法的優(yōu)、缺點(diǎn)如下。：對系統(tǒng)的整體功能把握不足；由于必須先對多個子模塊進(jìn)行設(shè)計，因此實現(xiàn)整個系統(tǒng)的功能所需的時間長；另外，對設(shè)計人員之間相互協(xié)作也有較高的要求。缺點(diǎn)優(yōu)點(diǎn)這種設(shè)計方法與用電子元件在模擬實現(xiàn)板上建立一個系統(tǒng)的步驟有密切的關(guān)系。1.Verilog當(dāng)然，這兩種語言也仍處于不斷完善的過程中，都在朝著更高級描述語言的方向前進(jìn)。但經(jīng)過Verilog傳統(tǒng)觀點(diǎn)認(rèn)為VerilogHDL還有一個優(yōu)點(diǎn)就是容易掌握，如果具有C語言學(xué)習(xí)的基礎(chǔ)，很快就能夠掌握。HDL推出較早，因而擁有更廣泛的客戶群體、更豐富的資源。但VerilogVerilog相比而言，VerilogVHDL在1987年成為IEEE標(biāo)準(zhǔn)，VerilogVerilogHDL和VHDL的區(qū)別；此外，Verilog；；；、邏輯運(yùn)算符和位運(yùn)算符；；；；；下面列出的是Verilog語言的主要功能：這意味著利用Verilog語言所提供的功能，就可以構(gòu)造一個模塊間的清晰結(jié)構(gòu)來描述復(fù)雜的大型設(shè)計，并對所需的邏輯電路進(jìn)行嚴(yán)格的設(shè)計。HDL既是一種行為描述語言，也是一種結(jié)構(gòu)描述語言。HDL的主要能力目前，最新的Verilog語言版本是2000年IEEE公布的Verilog 2001標(biāo)準(zhǔn)，其大幅度地提高了系統(tǒng)級和可綜合性能。同時， HDL規(guī)范，IEEE則將OVI的Verilog 。隨后成立的OV