【正文】 門級邏輯電路的網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或者是專用的集成電路。 集成電路技術(shù)的不斷發(fā)展對EDA技術(shù)提出了更高的要求，促進(jìn)了EDA技術(shù)向更高的層次發(fā)展。EDA工具的發(fā)展經(jīng)歷了兩個(gè)階段，即物理工具階段和邏輯工具階段。EDA設(shè)計(jì)工具檢查/分析工具編輯器仿真器優(yōu)化/綜合工具文字編輯器圖形編輯器統(tǒng)計(jì)型編輯器確定型仿真器 EDA設(shè)計(jì)工具的分類（1）EDA技術(shù)的電路級設(shè)計(jì) 電路級設(shè)計(jì)工作，首先，應(yīng)該先確定合適的設(shè)計(jì)方案，然后選擇方便實(shí)現(xiàn)該方案的元器件，接著就可根據(jù)所選元器件設(shè)計(jì)符合要求的電路原理圖，再接著進(jìn)行一次仿真。第一次仿真通過后，就開始進(jìn)行PCB的自動布局布線，此布局布線要根據(jù)原理圖產(chǎn)生的電路連接網(wǎng)絡(luò)表來進(jìn)行。這樣，PCB板在實(shí)際工作中的可行性就一目了然了。方案設(shè)計(jì)原理圖設(shè)計(jì)系統(tǒng)仿真自動布局PCB后仿真制造PCB元件符號庫元件模型庫系統(tǒng)實(shí)現(xiàn) 電路級設(shè)計(jì)工作流程圖（2）EDA技術(shù)的系統(tǒng)級設(shè)計(jì) EDA技術(shù)的系統(tǒng)級設(shè)計(jì)方法是采用“自頂向下”的思路來設(shè)計(jì)的，讓開發(fā)者一開始就可了解到產(chǎn)品的開發(fā)周期、生產(chǎn)成本等。方案設(shè)計(jì)系統(tǒng)規(guī)劃VHDL代碼輸入編譯器功能仿真綜合器時(shí)序仿真適配器編程文件FPGA等 EDA技術(shù)的系統(tǒng)級設(shè)計(jì) EDA的設(shè)計(jì)流程EDA的設(shè)計(jì)流程是“自頂向下”的設(shè)計(jì)思路。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。 FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。廠商也可能會提供便宜的但是編輯能力差的FPGA。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。CPLD和FPGA包括了一些相對大數(shù)量的可以編輯邏輯單元。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。一個(gè)因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)內(nèi)重新配置。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的RAM進(jìn)行編程。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。Verilog HDL語言簡介 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言（HDL：Hardware Description Language），均為IEEE標(biāo)準(zhǔn)，被廣泛地應(yīng)用于基于可編程邏輯器件的項(xiàng)目開發(fā)。 HDL語言以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為，是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言，可以從上層到下層來逐層描述自己的設(shè)計(jì)思想。目前，這種自頂向下的方法已被廣泛使用。 通過使用結(jié)構(gòu)級行為描述，可以在不同的抽象層次描述設(shè)計(jì)。 Verilog HDL語言是并行處理的，具有同一時(shí)刻執(zhí)行多任務(wù)的能力。 Verilog HDL語言具有時(shí)序的概念。HDL語言不僅可以描述硬件電路的功能，還可以描述電路的時(shí)序。后來Moorby成為Verilog HDLXL的主要設(shè)計(jì)者和Cadence公司的第一合伙人。1987年Synonsys公司開始使用Verilog HDL行為語言作為綜合工具的輸入。1990年初，Cadence公司把Verilog HDL和Verilog HDLXL分開，并公開發(fā)布了Verilog HDL。1993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認(rèn)為Verilog HDLXL是最好的仿真器。1995年12月，IEEE制定了Verilog HDL的標(biāo)準(zhǔn)IEEE13641995。VerilogVerilog如果按照一定的規(guī)則和風(fēng)格編寫代碼，就可以將功能行為模塊通過工具自動轉(zhuǎn)化為門級互連的結(jié)構(gòu)模塊。；；HDL語言還有一個(gè)重要特征就是：和C語言風(fēng)格有很多的相似之處，學(xué)習(xí)起來比較容易。VerilogHDL和VHDL都是用于邏輯設(shè)計(jì)的硬件描述語言。HDL則在1995年才成為IEEE標(biāo)準(zhǔn)，這是因?yàn)榍罢呤敲绹姺浇M織開發(fā)的，而后者則是從民間公司轉(zhuǎn)化而來，要成為國際標(biāo)準(zhǔn)就必須放棄專利。HDL具有更強(qiáng)的生命力。HDL和VHDL的相同點(diǎn)在于：都能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；可以簡化電路行為的描述；具有電路仿真和驗(yàn)證機(jī)制；支持電路描述由高層到低層的綜合轉(zhuǎn)換；與實(shí)現(xiàn)工藝無關(guān)；便于管理和設(shè)計(jì)重用。HDL和VHDL又有各自的特點(diǎn)，由于VerilogVerilog而VHDL需要Ada編程語言基礎(chǔ)，一般需要半年以上的專業(yè)培訓(xùn)才能夠掌握。HDL在系統(tǒng)級抽象方面較弱，不太適合特大型的系統(tǒng)。2001標(biāo)準(zhǔn)的補(bǔ)充之后，系統(tǒng)級表述性能和可綜合性能有了大幅度提高。HDL設(shè)計(jì)方法自下而上的設(shè)計(jì)方法自下而上的設(shè)計(jì)是傳統(tǒng)的設(shè)計(jì)方法，是從基本單元出發(fā)，對設(shè)計(jì)進(jìn)行逐層劃分的過程。優(yōu)、缺點(diǎn)分別如下：：設(shè)計(jì)人員對這種設(shè)計(jì)方法比較熟悉；實(shí)現(xiàn)各個(gè)子模塊所需的時(shí)間較短。2．自上而下的設(shè)計(jì)方法自上而下的設(shè)計(jì)是從系統(tǒng)級開始，把系統(tǒng)劃分為基本單元，然后再把基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧钡娇捎肊DA元件實(shí)現(xiàn)為止。優(yōu)點(diǎn)：在設(shè)計(jì)周期開始就做好了系統(tǒng)分析；由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層完成的，所以能夠早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免了設(shè)計(jì)工作的浪費(fèi)，方便了系統(tǒng)的劃分和整個(gè)項(xiàng)目的管理，可減少設(shè)計(jì)人員勞動，避免了重復(fù)設(shè)計(jì)。缺點(diǎn)：得到的最小單元不標(biāo)準(zhǔn)，且制造成本高。復(fù)雜數(shù)字邏輯電路和系統(tǒng)設(shè)計(jì)過程，通常是以上兩種設(shè)計(jì)方法的結(jié)合。在高層系統(tǒng)用自上而下的設(shè)計(jì)方法實(shí)現(xiàn)，而使用自下而上的方法從庫元件或以往設(shè)計(jì)庫中調(diào)用已有的設(shè)計(jì)單元。第二章 設(shè)計(jì)思想 用8個(gè)(或更多個(gè))LED排成一條直線，以中點(diǎn)為界，兩邊各代表參賽雙方的位置，其中一只點(diǎn)亮的LED指示球的當(dāng)前位置，點(diǎn)亮的LED依此從左到右，或從右到左，其移動的速度應(yīng)能調(diào)節(jié)。若擊中，則球向相反方向移動；若未擊中，則對方得1分。設(shè)置自動記分電路，甲、乙雙方各用2位數(shù)碼管進(jìn)行記分顯示，每計(jì)滿21分為1局。根據(jù)乒乓球比賽的過程和規(guī)則，首先游戲開始，如果一方非正確擊球則另一方加分，當(dāng)分?jǐn)?shù)大于21時(shí)獲勝，游戲結(jié)束。這是該程序中起決定作用的七個(gè)狀態(tài)。 若發(fā)球后乙沒有提前擊球——規(guī)定球移動到對方第一個(gè)發(fā)光二極管時(shí)允許擊球，那么狀態(tài)機(jī)從“第一盞燈亮狀態(tài)”轉(zhuǎn)移到“球向乙移動狀態(tài)”。在“第一盞燈亮狀態(tài)”， “球向乙移動狀態(tài)”中，如果乙擊球了 ，就算提前擊球，這樣甲得分，狀態(tài)轉(zhuǎn)移到“等待發(fā)球狀態(tài)”等待發(fā)球，“ 球向甲移動狀態(tài)”之后的過程和前面的過程只不過是甲乙角色的調(diào)換而已。同時(shí)，在游戲進(jìn)行的過程中，必須能夠正確交換甲乙雙方發(fā)球權(quán)。input clk,res,in1,in2。reg out1,out2,en_jia,en_yi。or u2(w1,in1,in2)。select u3(.t(w2),.a(a),.b(b))。b00,s1=139。reg[1:0] current_state,next_current。 //復(fù)位 else current_state=next_current。 en_jia=1。 out2=0。 else next_current=s0。 en_jia=0。 out2=1。 else next_current=s1。在波形模擬圖中是用數(shù)值來表示狀態(tài)的。乒乓球游戲機(jī)中有兩個(gè)計(jì)數(shù)器，分別記憶甲和乙的得分，用發(fā)光二極管的輪流發(fā)光表示球的移動軌跡。input clk,res,key1,key2,en_jia,en_yi,win,t1。reg jia,yi,t2。reg[7:0] led。b0000_0001,s1=839。b0000_0100,s3=839。b0001_0000,s5=839。b0100_0000,s7=839。reg[7:0] current_state,next_current。 else current_state=next_current。amp。 else if((key2==1)amp。(en_yi==1)) next_current=s2。s1: if(led==839。 else next_current=s1。b1000_0000) next_current=s4。s3: if((t1==1)amp。(key2==1)) next_current=s2。s4: if((t1==1)amp。(key1==1)) next_current=s1。s5: if(win==1) next_current=s7。 else next_current=s5。 else if((en_jia==1)||(en_yi==1)) next_current=s0。endcaseend/*狀態(tài)機(jī)輸出的組合邏輯*/always(posedge clk or negedge res)begin if(~res) begin led=839。 t2=0。 yi=0。b0000_0000。b1000_0000。b0100_0000。b0010_0000。b0001_0000。b0000_1000。b0000_0100。b0000_0010。b0000_0001。b0000_0001。b0000_0010。b0000_0100。b0000_1000。b0001_0000。b0010_0000。b0100_0000。b1000_0000。b0000_0001。 end s4: begin led=839。 t2=1。 s6: yi=1。b0000_0001。b0000_0010。b0000_0100。b0000_1000。b0001_0000。b0010_0000。b0100_0000。b1000_0000。b0100_0000。b0010_0000。b0001_0000。b0000_1000。b0000_0100。b0000_0010。b0000_0001。于是編寫相應(yīng)程序。input res,jia,yi。reg buzz,en。wire w。always(posedge w or negedge res)begin if(~res) begin q=0。 buzz=0。 q=0。 end else begin q=q+1。 buzz=1。七段譯碼器是在數(shù)學(xué)電路設(shè)計(jì)中經(jīng)常用到的顯示電路。記分譯碼器（encoder）:由于記分需要顯示出來，所以要使用七段譯碼器。以下程序就是實(shí)現(xiàn)從4位二進(jìn)制碼轉(zhuǎn)換成七段譯碼顯示。input[3:0] in1,in2。reg[7:0] out1,out2。b0000:out1=839。 //0 839。b1111_1001。b0010:out1=839。 //2 839。b1011_0000。b0100:out1=839。 //4 839。b1001_0010。b0110:out1=839。 //6 839。b1111_1000。b1000:out1=839