【正文】 I（Open Verilog HDL International）組織負(fù)責(zé)Verilog HDL的發(fā)展并制定有關(guān)標(biāo)準(zhǔn)，OVI由Verilog HDL的使用者和CAE供應(yīng)商組成。1989年Cadence公司收購了Gateway公司，Verilog HDL成為Cadence公司的私有財產(chǎn)。1984至1986年，Moorby設(shè)計出第一個關(guān)于Verilog HDL的仿真器，并提出了用于快速門級仿真的XL算法，使Verilog HDL語言得到迅速發(fā)展。 Verilog HDL語言的歷史 1983年，Gateway Design Automation（GDA）硬件描述語言公司的Philip Moorby首創(chuàng)了Verilog HDL。一般的高級編程語言是沒有時序概念的，但在硬件電路中從輸入到輸出總是有延時存在的，為了描述這一特征，需要引入時延的概念。這和一般高級設(shè)計語言（例如C語言等）串行執(zhí)行的特征是不同的。Verilog HDL語言采用自頂向下的數(shù)字電路設(shè)計方法，主要包括3個領(lǐng)域5個抽象層次。概括地講，HDL語言包含以下主要特征： Verilog HDL語言既包含一些高級程序設(shè)計語言的結(jié)構(gòu)形式，同時也兼顧描述硬件線路連接的具體結(jié)構(gòu)。即用一系列分層次的模塊來表示復(fù)雜的數(shù)字系統(tǒng)，并逐層進(jìn)行驗證仿真，再把具體的模塊組合由綜合工具轉(zhuǎn)化成門級網(wǎng)表，接下去再利用布局布線工具把網(wǎng)表轉(zhuǎn)化為具體電路結(jié)構(gòu)的實現(xiàn)。二者都是在20世紀(jì)80年代中期開發(fā)出來的，前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)，后者由美國軍方研發(fā)。因此，F(xiàn)PGA的使用非常靈活。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。CPLD是一個有點限制性的結(jié)構(gòu)。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。 早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成所需要的邏輯功能。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。原理圖/HDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時序與功能門級仿真功能仿真邏輯綜合器結(jié)構(gòu)綜合器1. ISP方式下載2. JTAG方式下載3. 針對SRAM結(jié)構(gòu)的配置4. OTP器件編程 應(yīng)用于FPGA/CPLD的EDA開發(fā)流程 FPGA的概念與特點FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。設(shè)計者首先從系統(tǒng)方案入手，進(jìn)行頂層的劃分和結(jié)構(gòu)設(shè)計；然后，用VHDL語言等硬件描述語言對系統(tǒng)進(jìn)行深刻描述；接著就用編輯器將其轉(zhuǎn)換成標(biāo)準(zhǔn)的VHDL文件，再接著驗證系統(tǒng)功能設(shè)計的正確性；再接著就用邏輯綜合優(yōu)化工具生成具體的門級電路的網(wǎng)絡(luò)表；其后，進(jìn)行時序仿真；最后，就到了系統(tǒng)的物理實現(xiàn)級，將其變成FPGA等。綜上，EDA的電路級設(shè)計可在實際的電子系統(tǒng)產(chǎn)生之前就了解其功能特性，從而降低其設(shè)計風(fēng)險，降低開發(fā)成本，縮短其開發(fā)周期，使得設(shè)計人員能夠更好、更方便的設(shè)計。然后，對PCB進(jìn)行分析，將分析結(jié)果反饋給電路圖，并再次仿真。其目的是檢驗此設(shè)計方案在元件模型庫支持下的功能方面是否正確，這樣，設(shè)計工作就進(jìn)入了軌道。 現(xiàn)在，人們已經(jīng)開發(fā)了很多計算機(jī)輔助設(shè)計工具來幫助設(shè)計集成電路，常見的EDA工具有編輯器、仿真器、檢查/分析工具和優(yōu)化/綜合工具等。但實際來說，EDA系統(tǒng)的設(shè)計能力一直難以滿足集成電路的要求。近年來，硬件描述語言等設(shè)計數(shù)據(jù)格式逐步形成一種標(biāo)準(zhǔn)，不同的設(shè)計風(fēng)格和應(yīng)用要求使得各具特色的EDA工具被集成在相同的設(shè)計方法上，EDA技術(shù)的設(shè)計框架日趨標(biāo)準(zhǔn)化。然后從系統(tǒng)設(shè)計開始，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)的設(shè)計，在方框圖一級進(jìn)行仿真、糾錯，并用VHDL、VerilogHDL等硬件描述語言對頂層的系統(tǒng)進(jìn)行功能和行為上的描述，在系統(tǒng)一級進(jìn)行驗證與仿真。 總的來說，現(xiàn)代EDA技術(shù)是采用高級程序語言描述，具有系統(tǒng)級仿真和綜合的能力。（5）大規(guī)模的電子系統(tǒng)都是以EDA為工具設(shè)計的，正以飛快的速度滲透到IP核模塊。（3）EDA使得系統(tǒng)與器件、專用集成電路ASIC與FPGA、模擬與數(shù)字、行為與結(jié)構(gòu)、軟件與硬件等的界限越來越模糊。 隨著微電子技術(shù)的不斷發(fā)展與進(jìn)步和市場需求的不斷增長，EDA技術(shù)在21世紀(jì)后得到了迅猛的發(fā)展，這一發(fā)展趨勢表現(xiàn)在以下幾個方面：（1）軟件IP核在微電子的產(chǎn)業(yè)領(lǐng)域、設(shè)計應(yīng)用領(lǐng)域和技術(shù)領(lǐng)域得到進(jìn)一步的鞏固與發(fā)展。這時的EDA工具不僅具有電子系統(tǒng)設(shè)計的能力，而且具有獨立于生產(chǎn)工藝和廠家的系統(tǒng)級設(shè)計能力。（3）ESDA階段 20世紀(jì)90年代，設(shè)計師們逐步從使用硬件轉(zhuǎn)向去設(shè)計硬件，從單個電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)（及片上系統(tǒng)集成）。為了適應(yīng)電子產(chǎn)品在規(guī)模和制作上的需要，以計算機(jī)仿真和自動布線為核心的第二代EDA技術(shù)應(yīng)運而生。 EDA技術(shù)的發(fā)展歷程（1）CAD階段20世紀(jì)70年代，隨著中、小規(guī)模集成電路的興起和應(yīng)用，傳統(tǒng)的手工設(shè)計印刷電路板和集成電路的方法已經(jīng)不能滿足設(shè)計精度和效率的要求，于是電子設(shè)計工程師們開始在二維平面圖形上進(jìn)行計算機(jī)輔助設(shè)計，這樣就產(chǎn)生了第一代EDA工具，設(shè)計者從繁雜、機(jī)械的、手工布局和布線工作中解放了出來。從20世紀(jì)60年代中期開始，人們不斷地開發(fā)出各種計算機(jī)輔助設(shè)計工具來幫助設(shè)計人員進(jìn)行集成電路和電子系統(tǒng)的設(shè)計。 EDA是Electronics Design Automation（電子設(shè)計自動化）的縮寫，以計算機(jī)為工作平臺；在20世紀(jì)90年代初從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的定義發(fā)展而來的；是利用電子技術(shù)基礎(chǔ)、計算機(jī)技術(shù)、智能化技術(shù)等多種應(yīng)用技術(shù)而開發(fā)成的整套電子CAD軟件；是一種幫助從事電子元件產(chǎn)品和系統(tǒng)設(shè)計的電子工作者的綜合技術(shù)?？偟膩碚f，現(xiàn)代EDA技術(shù)的基本特征是采用高級語言（VHDL、Verilog HDL等）描述，具有系統(tǒng)級仿真和綜合的能力。FPGA器件具有高開發(fā)周期短，高集成度，現(xiàn)場可修改等特點，因此十分有必要對FPGA進(jìn)行詳細(xì)認(rèn)真的研究。 在這個快節(jié)奏生活的社會，人們外出的休閑娛樂活動越來少，而越來越多的電子游戲解決了這個問題，人們可以在家中玩各種休閑娛樂節(jié)目。EDA技術(shù)是現(xiàn)代電子設(shè)計領(lǐng)域的一門技術(shù)，它提供了基于計算機(jī)和信息技術(shù)的電路設(shè)計方法，不依托其他設(shè)計工具，僅以計算機(jī)為工具，在EDA軟件上完成設(shè)計、編譯、仿真。這時，僅僅依靠傳統(tǒng)的電子設(shè)計方法已經(jīng)不能滿足需求。 VerilogFPGA。requirements.Keywords: EDA。score,petition,table tennisthe basic process and thein software,the piler,are described,for eachby VerilogIn the Quartusconnected to form amodules,data module anddigital tubechip selectIt consists ofis described with Verilogthe design ofThis paperits importancethe development of new,electronic design automationthe development of the times,The rapid development of EDA technologynew design toolshave been unable to meetmore plex,theanddesign,electronic design,在QuartusⅡ軟件上用Verilog HDL語言分別對每個模塊進(jìn)行描述，然后在軟件上進(jìn)行編譯、仿真，最終實現(xiàn)乓乓球比賽的基本過程和規(guī)則，并能自動裁判和計分，達(dá)到設(shè)計的要求。本文設(shè)計了基于FPGA的，用Verilog HDL語言描述的乒乓球游戲機(jī)的設(shè)計。摘要在現(xiàn)代電子設(shè)計領(lǐng)域，微電子技術(shù)迅猛發(fā)展，無論是系統(tǒng)設(shè)計、電路設(shè)計，還是芯片設(shè)計，其設(shè)計的復(fù)雜度都在增加，傳統(tǒng)的手工設(shè)計方法已經(jīng)不能滿足設(shè)計者的要求，急需新的設(shè)計工具來解決。EDA技術(shù)的迅速發(fā)展順應(yīng)了時代的發(fā)展，使得電子設(shè)計自動化技術(shù)有了新的、快的發(fā)展，其重要程度日益突出。它由控制模塊、數(shù)碼管的片選信號模塊、送數(shù)據(jù)模塊和7段譯碼器模塊組成，連接形成乒乓球游戲機(jī)的頂層電路。關(guān)鍵詞：EDA ；FPGA ；Verilog HDLAbstractIn the field of modernthe rapid development of microelectronic technology,whether the systemcircuit designchip design,design isthe traditional manual design methodsthe requirements of designers,in urgent need ofto solve.tothetechnology has beenfast,is outstanding day by day.is designed based on FPGA,table tennis gameHDL language.control module,signal module,to sendthe 7 segment decoderthe toplevel circuittable tennis game.softwareHDL languagemoduleand thensimulationrealizerules oftable tennisand can automatically judge andto meet the design HDL第一章 引言隨著微電子技術(shù)的飛躍發(fā)展，無論是系統(tǒng)級設(shè)計、電路設(shè)計還是芯片設(shè)計，它的復(fù)雜程度都在不斷的增加，而且它的發(fā)展速度也越來越快。EDA技術(shù)的興起與發(fā)展給電子設(shè)計帶來了革命性的變化，推動了微電子技術(shù)的迅猛發(fā)展，電子學(xué)進(jìn)入一個嶄新的時代。EDA技術(shù)正以空前的發(fā)展速度和規(guī)模滲透到各行各業(yè)。所以設(shè)計了基于FPGA的兩人乒乓球游戲機(jī)，讓人們能在忙碌中有時間體驗下體育節(jié)目的樂趣。硬件描述語言VHDL功能性強(qiáng)，靈活性高，覆蓋面廣，用以甚高速集成電路硬件描述語言，具有很好的實用性。它必將成為21世紀(jì)不可或缺的電子設(shè)計工具，必將影響這個世紀(jì)的發(fā)展。 集成電路的飛快發(fā)展不斷給EDA技術(shù)提出更高的要求，對EDA技術(shù)的發(fā)展起了巨大的推動作用。經(jīng)歷了計算機(jī)輔助設(shè)計、計算機(jī)輔助工程設(shè)計和電子系統(tǒng)設(shè)計自動化這3個階段。（2）CAE階段20世紀(jì)80年代以后，集成電路的規(guī)模越來越大，電子系統(tǒng)設(shè)計的復(fù)雜也在增加，電子設(shè)計自動化的工具逐步完善和發(fā)展起來，設(shè)計者們尤其在設(shè)計方法、設(shè)計工具集成化方面取得了很大的進(jìn)步。其特點是以軟件設(shè)計工具為核心，通過軟件完成產(chǎn)品的開發(fā)、設(shè)計、分析、生產(chǎn)和測試等工作。因此，這時的EDA工具是以系統(tǒng)級設(shè)計為核心，包括結(jié)構(gòu)綜合與系統(tǒng)行為級描述，系統(tǒng)仿真與測試驗證，系統(tǒng)決策與文件生成，系統(tǒng)劃分與指標(biāo)分配等一整套的電子系統(tǒng)設(shè)計工具。第三代EDA工具的出現(xiàn)，極大地提高了電子系統(tǒng)設(shè)計的效率，讓設(shè)計工程師們開始能夠以概念來驅(qū)動設(shè)計工程的夢想。（2）使支持硬件描述語言仿真和設(shè)計的EDA軟件不斷地強(qiáng)大起來。（4） EDA技術(shù)保護(hù)了設(shè)計者的電子設(shè)計成果的知識產(chǎn)權(quán)。（6）更大規(guī)模的可編程邏輯器件正在推向市場，使得設(shè)計更為廣泛與便捷。它主要采用并行工程和“自頂向下”的設(shè)計方法，使開發(fā)人員從一開始就能考慮到產(chǎn)品生成周期的諸多方面，包括質(zhì)量、成本、開發(fā)時間及用戶的需求等。最后，用邏輯綜合優(yōu)化工具生成具體的