【正文】 end one。 end if。 end if。 else if countnum=89 then countnum = 0。139。 then countnum = 0。 architecture one of counter is begin process (reset,clk0) begin if reset=39。 countnum:buffer integer range 0 to 89)。 con:in std_logic。 use 。 end one。 end process。 counter := counter + 1 。 clk_temp = not clk_temp。039。139。 begin if(clk39。 begin process(clk) variable counter : std_logic_vector(2 downto 0)。 end clk_10。 entity clk_10 is port( clk : in std_logic。 use 。 library ieee。 u10:yima port map(clk2=b,bb=tt4,ya=count4(0),yb=count4(1),yc=count4(2),yd=count4(3),ye=count4(4),yf=count4(5),yg=count4(6))。 u8:yima port map (clk2=b,bb=tt2,ya=count2(0),yb=count2(1),yc=count2(2),yd=count2(3),ye=count2(4),yf=count2(5),yg=count2(6))。 u6:fenwei port map (numin=yy2,numa=tt3,numb=tt4)。 u4:controller port map (clk1=c,con1=cond,con2=con1d,countnum=ww,numa=yy1,numb=yy2,ra=reda,ga=greena,ya=yellowa,ga1=greena1,rb=redb,gb=greenb,yb=yellowb,gb1=greenb1)。 u2: clk_10 port map(clk=b,clk_div10=c)。 begin u0: clk_10 port map(clk=clkd,clk_div10=a)。 signal yy1,yy2:integer range 0 to 25。 signal a,b,c:std_logic。 yg:out std_logic)。 ye:out std_logic。 yc:out std_logic。 ya:out std_logic。 ponent yima port(clk2:in std_logic。 numa,numb:out integer range 0 to 9 )。 end ponent。 ra,ga,ya,ga1: out std_logic。 countnum : in integer range 0 to 89。 2020 屆電子信息工程專業(yè)畢業(yè)設(shè)計(jì)（論文） 13 con1 : in std_logic。 end ponent。 reset:in std_logic。 ponent counter port (clk0:in std_logic。 clk_div10 : out std_logic)。 end entity dingceng。 reda,greena,yellowa,greena1: out std_logic。 count3:out std_logic_vector(6 downto 0)。 count1:out std_logic_vector(6 downto 0)。 use 。 library ieee。 clkd— 脈沖輸入 resetd— 復(fù)位信號(hào) con— 手動(dòng)控制信號(hào) 吳思林：基于 FPGA 交通燈控制器設(shè)計(jì) 12 con1d— 狀態(tài)控制信號(hào) count1， count2， count3， count4— 七段數(shù)碼管顯示 reda,greena,yellowa， greena1， redb,greenb,yellowb,greenb1— 發(fā)光二極管輸出 4 實(shí)驗(yàn)程序設(shè)計(jì) 一個(gè)完整的 VHDL語言程序通常包括實(shí)體（ Entity）、構(gòu)造體、配置、包集合（ Package）和庫（ Library） 5個(gè)部分組成。 redb,greenb,yellowb,greenb1: out std_logic)。 count4:out std_logic_vector(6 downto 0)。 count2:out std_logic_vector(6 downto 0)。 bb[3..0]BCD碼輸入 2020 屆電子信息工程專業(yè)畢業(yè)設(shè)計(jì)（論文） 11 clk2— 脈沖輸入 ya， yb， yc， yd， ye， yf， yg— 七段數(shù)碼管顯示輸出 仿真波形如下圖 310： 圖 310譯碼模塊仿真 頂層文件的設(shè)計(jì) 圖 311頂層模塊 entity dingceng is port(clkd,resetd,cond,con1d:in std_logic。 end display。 yf:out std_logic。 yd:out std_logic。 yb:out std_logic。 bb: in std_logic_vector(3 downto 0)。 功能： 把倒計(jì)時(shí)的數(shù)值分成 2個(gè) 1位的十進(jìn)制數(shù)。 numa,numb:out integer range 0 to 9 )。 功能：控制發(fā)光二極管的亮、滅，以及輸出倒計(jì)時(shí)數(shù)值給七段譯碼管的分位譯碼電路。 rb,gb,yb,gb1: out std_logic)。 numa,numb : out integer range 0 to 25。 con2 : in std_logic。 功能：實(shí)現(xiàn) 0到 80的計(jì)數(shù) clk0— 脈沖輸入 con— 手動(dòng)控制信號(hào) reset— 復(fù)位信號(hào) countnum— 計(jì)數(shù)輸出 仿真波形如下圖 34： 圖 34計(jì)數(shù)器模塊仿真結(jié)果 吳思林：基于 FPGA 交通燈控制器設(shè)計(jì) 8 控制模塊的設(shè)計(jì)及仿真圖 圖 35控制模塊 實(shí)體： entity controller is Port ( clk1 : in std_logic。 countnum:buffer integer range 0 to 80)。 con:in std_logic。 end clk_10。其電路圖如圖 31所示： 圖 31分頻器模塊 實(shí)體： entity clk_10 is port( clk : in std_logic。七段數(shù)碼管的譯碼電路根據(jù)控制電路的控制信號(hào)，驅(qū)動(dòng)交通燈的顯示，通過輸入二進(jìn)制數(shù)值，輸出信號(hào)點(diǎn)亮二極管，我們用的是共陽極數(shù)碼管，因此譯碼電路輸出邏輯數(shù)值‘ 0’點(diǎn)亮二極管，譯碼電路輸出邏輯數(shù)值‘ 1’熄滅二極管。手動(dòng)信號(hào)（ Con=’ 1’ ）使系統(tǒng)清‘ 0’。當(dāng)檢測(cè)到手動(dòng)控制信號(hào)（ Con=’ 1’ ）