【正文】 一般不再分段落。排除在本學科領(lǐng)域已成為常識的內(nèi)容，不得重復題 目 中已有的信息。摘要應具有獨立性和自含性，即不閱讀全文 ，就能獲得畢業(yè)論文（設(shè)計）必要的信息， 使 讀者確定有無必要閱讀全文。 4. 中外文摘要及關(guān)鍵詞 摘要是 對 畢業(yè)論文（設(shè)計）內(nèi)容不加注釋和評論的簡短陳述。 題目 所 使 用的詞語 應當 考慮到有助于選擇關(guān)鍵詞和編制題錄、索引等。 3. 題 目 論文（設(shè)計）題目要 恰當、簡明 、凝練，能夠 反映論文 的主題及其 內(nèi)容，做到文、題貼切。 2. 目錄 目錄由畢業(yè)論文（設(shè)計）各部分內(nèi)容的順序號、名稱和頁碼組成， 目次中的內(nèi)容一般列出二級標題即可 。 附件 2： 大學 本科 畢業(yè)論文（設(shè)計）撰寫規(guī)范 一、 畢業(yè)論文（設(shè)計）文本結(jié)構(gòu) 畢業(yè)論文（設(shè)計） 主要由 8 個部分組成： ① 封面 ； ②目錄 ； ③ 題 目 ； ④ 中外文摘要； ⑤ 正文； ⑥ 參考文獻； ⑦ 謝辭； ⑧ 附錄。 每學年第二學期 第 15周前 要 求 階 段 16 （十） 畢業(yè)論文歸檔管理 學院（系）收集并整理歸檔畢業(yè)論文有關(guān)材料，包括 鑒定表（ 2份） 、開題報告 （ 1 份） 、中期檢查表 （ 1 份） 、評分表 （ 1 份） 、論文（設(shè)計）（ 1份） 及相應電子文檔 ， 填寫本科生畢業(yè)論文（設(shè)計）工作總結(jié)表，一 份交教務處實踐教學科。 （八） 組織答辯 學院（系）成立答辯委員會，組織答辯小組對學生進行論文答辯，答辯日程安排通知教務處，并做好答辯記錄，給出答辯成績。 每學年第二學期 第 8周 第三階段（評審答辯階段） （六） 指導教師評定畢業(yè)論文 答辯前一周，學生將畢業(yè)論文交指導教師，指導教師需認真審閱，寫出評語和評分。 1．指導教師做好指導工作，定期檢查學生的工作進度和質(zhì)量，及時解答和處理學生提出的有關(guān)問題； 2．學院（系）要隨時了解、檢查論文寫作進展情況，及時研究協(xié)調(diào)處理畢業(yè)論文寫作過程中的有關(guān)問題。 每學年第一 學 期第 8 周以后 第二階段（開題及寫作階段） （三） 做好開題報告 教研室組織教師指導學生做好開題報告，院（系）檢查開題情況，教務處抽查。經(jīng)驗與交流， 2020（ 2） . 3. [3] 董秀潔，付凱 . 基于 FPGA 的 UART 設(shè)計與實現(xiàn) . 中原工學院學報 ,2020(4):232. 4. [4] 高軍建 ,苗志英 . 基于 FPGA 的 UART 模塊化設(shè)計 . 價值工程 ,2020(3). 5. [5] 謝 謝 . 基于 FPGA 的 UART 設(shè)計 . 電子設(shè)計工程 ,2020(8):2016. 15 附件 1： 大學本科畢業(yè)論文（設(shè)計）工作程序 工作程序及要求 完成時間 第一階段（準備階段） （一） 確定題目和指導教師 （系）成立畢業(yè)論文（設(shè)計）領(lǐng)導小組； （系）向教師（具有講師以上職稱或具有研究生學歷的助教）分派指導論文（設(shè)計）任務，院（系）公布備選題目一覽表； （系）召開指導教師和學生參加的畢業(yè)論文（設(shè)計）布置大會； 、學術(shù)特長選定論文題目， 確定指導教師，也可與指導教師協(xié)商后確定論文題目 ； （系）將選題結(jié)果匯總成表，報教務處實踐教學科備案。 13 致 謝 本論文是在 楊老師的耐心教導 和同學的熱情幫助下完成的 ， 在此表示深深感謝！祝工作順利，身體健康！ 14 參考文獻 1. [1] 鄭爭兵 .一種基于 FPGA 的 UART 電路設(shè)計 . 應用天地， 2020（ 7）： 297. 2. [2] 史故臣，石旭剛，左緒勇。 12 第五章 結(jié) 論 本文在 Altera 公司 cyclone 系列的 EP1C6Q240C8 芯片上對系統(tǒng)進行了時序仿真與驗證，通過連接系統(tǒng)與計算機，利用串口調(diào)試助手觀察系統(tǒng)的輸入和輸出，各項通信指標均滿足要求。 end end assign TXD=TXD_r。d10) counter=439。b1。b1。 439。 439。 439。 439。 439。 439。 439。 439。 439。d0:TXD_r=139。b1。b0。b1。 reg TXD_r。b0。b0。 end else if(counter==439。 indicate_send_r=139。b1。bz。b0。b0。 reg [3:0] counter。 reg bps_start_r。indicate3。 indicate3=indicate2。 end else begin indicate1=indicate。 9 indicate3=139。 indicate2=139。 always(posedge clk or negedge clr) begin if(!clr) begin indicate1=139。 reg indicate1,indicate2,indicate3。 input clk,clr,bps,indicate。 使用 verilogHDL 硬件語言描述 UART 發(fā)送模塊的完整代碼如下： module uart_send(clk,clr,bps,bps_start,indicate,parallel_in,TXD)。 圖 7 UART 發(fā)送模塊 圖 8 UART 發(fā)送模塊時序仿真波形 發(fā)送模塊時序仿真波形如圖 8 所示，測試的并行發(fā)送數(shù)據(jù)為“ 0111 0111”，發(fā)送模塊輸出數(shù)據(jù)為 0111011101，其中 1 位開始位， 8 位數(shù)據(jù)， 1 位停止位。該數(shù)據(jù)幀格式遵循 1 位起始位、 8 位數(shù)據(jù)位和 1 位停止位的固定格式。 end end end assign parallel_out=parallel_temp。b0。 endcase end else if(num==439。d8:rx_temp_data[7]=RXD。d7:rx_temp_data[6]=RXD。d6:rx_temp_data[5]=RXD。d5:rx_temp_data[4]=RXD。d4:rx_temp_data[3]=RXD。d3:rx_temp_data[2]=RXD。d2:rx_temp_data[1]=RXD。d1:rx_temp_data[0]=RXD。b1。d0。d0。d0。 reg[7:0] parallel_temp。 //接收數(shù)據(jù)中斷信號關(guān)閉 end assign bps_start = bps_start_r。 //數(shù)據(jù)接收完畢，釋放波特率啟動信號 indicate_rec = 139。d10) begin //接收完有用數(shù)據(jù)信息 7 bps_start_r = 139。b1。b1。b0。bz。 reg[3:0] num。 reg bps_start_r。~rxd2amp。 end end assign negedge_RXD = rxd4amp。 rxd3=rxd2。 end else begin rxd1=RXD。 rxd4=139。 rxd3=139。 rxd2=139。 always(posedge clk or negedge clr) begin if(!clr) begin rxd1=139。 wire negedge_RXD。 6 output indicate_rec。 input bps。 input clk,clr。此時產(chǎn)生接收完標志信號 rec 滿足傳輸數(shù)據(jù)幀格式，滿足發(fā)送數(shù)據(jù)幀格式。 UART 接受模塊和時序仿真波形如圖 5 和圖 6 所示。 assign bps=bps_r。 5 else bps_r=139。bps_start) bps_r=139。 else if(t==baud_115200_hamp。 always (posedge clk or negedge clr) if(!clr) bps_r=139。b1。b0。b0。 reg [12:0] t。 parameter baud_115200_h=1339。 parameter baud_115200=1339。 input clk,clr。 圖 3 波特率發(fā)生模塊 圖 4 波特率時序仿真波形 使用 verilogHDL 硬件語言描述波特率發(fā)生器的完整代碼如下： module bps_generate(clk,clr,bps,bps_start)。本設(shè)計選擇在就數(shù)值中間采樣，既采樣點為 216。為實現(xiàn)此波特率，應計數(shù)為 50M/115200=434 個數(shù)。 本設(shè)計采用系統(tǒng)時鐘頻率 50Mhz，目的是為了在接收時進行精確的采樣，以提取異步的串行數(shù)據(jù)。 波 特 率 發(fā) 生 器發(fā) 送 器接 收 器T X DR X D 圖 2 UART 整體結(jié)構(gòu) 波特率發(fā)生模塊 波特率發(fā)生器實際上就是一個簡單的分頻器，波特率發(fā)生器的功能是產(chǎn)生和 RS 232 通信所采用的波特率同步的時鐘，這樣才能按照 RS 232 串行通信的時序要求進行數(shù)據(jù)接收或發(fā)送。 本方案設(shè)計的 UART 數(shù)據(jù)格式為數(shù)據(jù)位為 8 位，波特率可選，不設(shè)奇偶校驗位， 1 位起始位， 1 位停止位。波特率發(fā)生器為發(fā)送模塊和接收模塊提供時鐘信號，以實現(xiàn)數(shù)據(jù)的異步可靠傳輸。 RS232 連接方式采用了 9 芯的連接座與計算機進行連接， FPGA 與 RS232 連接座之間采用電平轉(zhuǎn)換芯片 MAX232以實現(xiàn) TTL/COMS 電平之間的轉(zhuǎn)換 FPGA 實現(xiàn) UART 的核心功能。 空 閑 位起 始 位數(shù) 據(jù) 位校 驗 位停 止 位12 3 45678 圖 1 UART 的幀格式 3 第三章 UART 功能設(shè)計 計算機與 FPGA 之間進行通信 !是通過計算機的串行接口實現(xiàn)的。而在接收數(shù)據(jù)時，檢測到起始位將啟動一次數(shù)據(jù) 接收流程。當ＵＡＲＴ空閑時，收發(fā)引腳ＲＸＤ與ＴＸＤ均是高電平。一般情況ＵＡＲＴ每一數(shù)據(jù)幀，依次由起始位（１位）、數(shù)據(jù)位（５～８位），奇偶校驗位（可選的１位）以及停止位（１～２位）組成。國際上規(guī)定了一系列標準的波特率，如 9600 b/s、 19200 b/s、 115200 b/s、等。當發(fā)送器要發(fā)送字符時 ,起始位使數(shù)據(jù)線處于邏輯 0 狀態(tài) ,提示接收器數(shù)據(jù)傳輸即將開始。 UART 的基本特點是在其信號線上共有 2 種狀態(tài) ,可分別用邏輯 1(高電平 )和邏輯 0(低電平 )來區(qū)分。 RXD是 UART 接收端 ,為輸入 。 2 第二章 UART 簡介 UART 是廣泛使用的串行數(shù)據(jù)傳輸協(xié) 議 [2]。當我們不需要用到完整的的 UART 功能和一些輔助功能時，就可以將需要的 UART 功能集成用 FPGA 來實現(xiàn)，然而， FPGA 內(nèi)部并不擁有 CPU控制單元，無法處理由 UART 控制器產(chǎn)生的中斷，所以 FPGA 不能利用現(xiàn)成的UART 控制器構(gòu)成異步串行接口，必須將 UART 控制器的功能集成到 FPGA 內(nèi)部。一般 UART 由專用芯片來實現(xiàn)，但專用芯片引腳都較多，內(nèi)含許多輔助功能，在實際使用時往往只需要用到 UART 的基本功能，使用專用芯片會造成資源浪費和成本提高。 關(guān)鍵詞： FPGA, UART ,verilogHDL ,RS232 II ABSTRACT UART, because of its h