畢業(yè)論文-基于fpga的iir數(shù)字濾波器的實(shí)現(xiàn)-文庫吧資料
2024-11-18 10:20本頁面
【正文】 及與 FLEX 10K 芯片的配置圖。 本科畢業(yè)設(shè)計(jì)說明書 第 14 頁 共 32 頁 3 IIR 數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn) 系統(tǒng)原理圖 根據(jù)需要設(shè)計(jì)的 IIR 原理框圖 如下 圖 IIR原理框圖 選用器件介紹以及各部分原理說明 A/D 轉(zhuǎn)換器 MAX153 它 是采用半閃存技術(shù)的高速 8位模數(shù)轉(zhuǎn)換器，在本設(shè)計(jì)中 它 將經(jīng)過放大的模擬信號(hào)由 Vin 輸入，經(jīng)過轉(zhuǎn)換由 D0～ D7 輸出 8位數(shù)據(jù)到 FPGA 的 I/O 口， 它的芯片圖以及在本設(shè)計(jì)的接法如下圖 : 圖 MAX153 主要引腳介紹 VIN 模擬電壓輸入 , DDV VREF VI N VREF? ? ? ? D0～ D7 數(shù)據(jù)輸出端口 ,與 FPGA 的 I\O引腳相連 /WR RDY 寫控制輸入 /準(zhǔn)備狀態(tài)輸出 A\D MAX153 CLK 四階 IIR FPGA 設(shè)計(jì) DIN DOUT DO 90 A180 存儲(chǔ)芯片 DAC0808 模擬 信號(hào) 模擬 信號(hào) 本科畢業(yè)設(shè)計(jì)說明書 第 15 頁 共 32 頁 MODE 狀態(tài)選擇輸入 ,MODE=0 讀狀態(tài) , MODE=1 讀 /寫狀態(tài) ,本設(shè)計(jì)是將 MODE置為高電平 1。 程序首先進(jìn)行系統(tǒng)清零，打開 D盤 data0 文本文件，當(dāng)準(zhǔn)備好時(shí)，按任意鍵開始程序，也可按 ESE 鍵退出，程序編譯、仿真的結(jié)果輸出到 觀察。} fclose(fp)。 printf(%d %d\n ,x2/16,q2/16)。 q0=q1。x0=x1。 y0=y1。 y2=(113*x2107*x1+113*x0+1618*y1662*y0)/1024。 if(i==200) x2=3200。i500。 getch()。 printf(Press any key to continue when ready\n)。 system(cls)。q1=0。 y2=0。 y0=0。x1=0。 FILE *fp。 以下為用 C語言所編寫濾波器級(jí)聯(lián)結(jié)構(gòu)源程序： include include include include include include include include include void main() { int i。 如果采用二階節(jié)級(jí)聯(lián)實(shí)現(xiàn)，一來各個(gè)基本節(jié)的零點(diǎn)、極點(diǎn)可以很方便地單獨(dú)進(jìn)行調(diào)整，二來可以降低對(duì)二進(jìn)制數(shù)位數(shù)的要求。計(jì)算出該系統(tǒng)的頻率響應(yīng)如圖 所示可見滿足設(shè)計(jì)要求。 [n,wn]=ellipord(,32) n = 4 wn = Wp 通帶邊緣頻率 ,其值在 0 到 1 之間 ,1相應(yīng)于采樣頻率的一半 . Ws 阻帶邊緣頻率 ,Ws 與 Wp 單位相同 , 其值在 0 到 1 之間 ,1 相應(yīng)于采樣頻率的一半 . Rp 通帶波動(dòng) ,單位分貝 (dB),指的是通帶中允許的最大損失 .通帶是 0W Wp As 阻帶衰減 ,單位分貝 (dB),指從通帶以下的 阻帶 分貝數(shù) . 阻帶 是 Ws W 1 本科畢業(yè)設(shè)計(jì)說明書 第 9 頁 共 32 頁 [b,a]=ellip(4,32,) b = a = 通過調(diào)用以上兩個(gè)函數(shù)計(jì)算得到的系統(tǒng)函數(shù) H(z) : 43214321001)( ?????????????????????????zzzzzzzzzazbzH NkkkNkkk 這是一個(gè)四階 IIR 系統(tǒng)，根據(jù) MATLAB 超強(qiáng) DSP 處理工具，采用數(shù)字信號(hào)處理工具箱的 freqz（ b,z,f,Fs）函數(shù)可以畫出本設(shè)計(jì)的頻率響應(yīng)。 下面系數(shù)的具體運(yùn)用 MATLAB 計(jì)算 。 IIR 數(shù)字濾波器的設(shè)計(jì) 要求 濾波器系數(shù)的計(jì)算 根據(jù)本次畢業(yè)設(shè)計(jì)的 要求 :該 系統(tǒng)的設(shè)計(jì)指標(biāo)為：模擬信號(hào)采樣頻率為 2MHz ,每周期最少采樣 20 點(diǎn)，即模擬信號(hào)的通帶邊緣頻率為 fp=100KHz ，阻帶邊緣頻率fs=1MHz ，通帶波動(dòng) Rp 不大于 （通帶誤差不大于 5%），阻帶衰減 As 不小于32dB。因此 ,這種結(jié)構(gòu)便于準(zhǔn)確地實(shí)現(xiàn)濾波器 的零、極點(diǎn) ,也便于調(diào)整濾波器的頻率響應(yīng)性能。 圖 標(biāo)準(zhǔn)二階部分的轉(zhuǎn)換 采用這種級(jí)聯(lián)結(jié)構(gòu)實(shí)現(xiàn) IIR 濾波器的優(yōu)點(diǎn)是每一個(gè) 基本節(jié)只是關(guān)系到濾波器的某一對(duì)極點(diǎn)和一對(duì)零點(diǎn) ,調(diào)整 系數(shù) a0i a1i,a2i,只單獨(dú)地調(diào)整了濾波器第 i 對(duì)零點(diǎn)而不影 響其他任何零、極點(diǎn)。 IIR 數(shù)字濾波器的結(jié)構(gòu) 高階 IIR 濾波器可通過傳遞函數(shù) , 表示為 : 10 1 0111() 11NkN kNkMMkMkkbzb b z b zHz a z a zaz??????? ? ???? ? ? ??? () 這樣高階 IIR 濾波器就可通過若干二階網(wǎng)絡(luò) (也稱為 濾波器的二階基本節(jié) )級(jí)聯(lián)起來構(gòu)成 , 代表 K 級(jí)的二階網(wǎng) 絡(luò)結(jié)構(gòu)如圖 1 所示。 本科畢業(yè)設(shè)計(jì)說明書 第 7 頁 共 32 頁 2 IIR 數(shù)字濾波器的原理和設(shè)計(jì) 數(shù)字濾波器是實(shí)現(xiàn)數(shù)字濾波的核心器件 ,按類型分為 2 大類 :無限沖激響應(yīng) IIR 和有限沖激響應(yīng) FIR 數(shù)字濾波器。最后一步是進(jìn)行延 時(shí)分析，延時(shí)分析主要是將做完布局 /布線的結(jié)果再做一次驗(yàn)證，如驗(yàn)證前級(jí)輸出信號(hào)到本級(jí)信號(hào)的建立時(shí)間及保持時(shí)間是否足夠，延時(shí)限制條件是否滿足等。并依據(jù)設(shè)計(jì)者所給出的命令，在各器件之間做適當(dāng)?shù)牟季€。 仿真 /驗(yàn)證之后，進(jìn)行“后期”階段的工作，“后期”階段分為三個(gè)步驟：邏輯綜合、裝配與布局 /布線、延時(shí)分析。由于延時(shí)可能會(huì)過于本科畢業(yè)設(shè)計(jì)說明書 第 6 頁 共 32 頁 依賴綜合和適配的結(jié)果，前期工作的延時(shí)檢驗(yàn)是有限的。 在 VHDL 的函數(shù)聲明里，我們?cè)谘芯侩娐泛瓦壿嫴僮鲿r(shí)不考慮延時(shí)，即認(rèn)為門的延時(shí)參數(shù)是零。在沒有安裝具體電路的情況下， VHDL 仿真器對(duì)設(shè)計(jì)進(jìn)行仿真，并觀察其輸出波形。沒必要把所有的程序編完了才進(jìn)行編譯，尤其是工程較大時(shí)，一次編譯一個(gè)模塊可以避免增生語法錯(cuò)誤，名稱不一致問題，等等。 如果數(shù)字系統(tǒng)的設(shè)計(jì)者寫出一些程序就想編譯，這樣做當(dāng)然沒錯(cuò)。使用專業(yè)的 VHDL文本編輯器使這一步 工作更容易些。VHDL 有好用的框架來定義模塊及其接口，還有隨后填加的實(shí)體細(xì)節(jié)，和它們的內(nèi)部結(jié)構(gòu)體細(xì)節(jié)。所謂“前期”步驟開始于提出基本方法和建立在框圖層次上的模塊。這些步驟適合于任何一個(gè)硬件描述語言的基本設(shè)計(jì)過程， 用框圖表示于圖 。 設(shè)計(jì)流程 在使用 VHDL 設(shè)計(jì)之前，有必要先了 解整體 VHDL 的設(shè)計(jì)過程。 （ 5） 邏輯操作和設(shè)計(jì)的時(shí)序行為都能夠仿真。 （ 2） 每個(gè)設(shè)計(jì)單元，既有定義好的接口（以便連接其他元件時(shí)使用）又有明確的行為規(guī)范（原來仿真） （ 3） 用算法或者實(shí)際硬件結(jié)構(gòu)來定義一個(gè)元件操作的行為規(guī)范。 VHDL 的特點(diǎn)包括如下幾個(gè)方面。 VHDL 設(shè)計(jì)的層次性，既自上而下的設(shè)計(jì)方法，適合大型設(shè)計(jì)工程的分工合作。 VHDL 能夠描述硬件電路的結(jié)構(gòu)、行為與功能。 綜合上訴內(nèi)容，數(shù)字濾波器靈活性強(qiáng)，精度高，本課題將討論符合設(shè)計(jì)要求的IIR數(shù)字濾波器的實(shí)現(xiàn)結(jié)構(gòu)，以及合適的設(shè)計(jì)方法和算法，充分利用 FPGA 的大規(guī)模 ，高速度和可編程的優(yōu)點(diǎn)，讓 FPGA 工作在它最高時(shí)鐘頻率，發(fā)揮它的最大效能[13]。使用或者在外圍電路不動(dòng)的情況下用不同軟件就可以實(shí)現(xiàn)不同的功能。所以 FPGA 的資金投入少，節(jié)省了許多潛在的花費(fèi) [8]。 隨著 VLSI(Very Large Scale IC，超大規(guī)模集成電路 )工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個(gè)晶體管， FPGA 芯片的規(guī)模也越來越大，其單片邏輯門本科畢業(yè)設(shè)計(jì)說明書 第 4 頁 共 32 頁 數(shù)已經(jīng)達(dá)到上百萬門，它所能實(shí)現(xiàn)的功能也越來越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng) 集成。這樣的 FPGA 實(shí)際上是子系統(tǒng)部件。 FPGA(現(xiàn)場(chǎng)可編程門陣列
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