【正文】 故跨導(dǎo)、漏極電流、工作頻率和速度都比一般 MOSFET 有了很大的提高；在射頻應(yīng)用方面，LDMOS 有著更好的線性度、較大的線性增益、高的效率和較低的交叉調(diào)制失真。 LDMOSLateral Double diffusion MOS(LDMOS)采用雙擴(kuò)散技術(shù)，在同一窗口相繼進(jìn)行兩次硼磷擴(kuò)散，由兩次雜質(zhì)擴(kuò)散橫向結(jié)深之差可精確地決定溝道長(zhǎng)度。倍頻程放大器可以達(dá)到VSWR2，當(dāng)要求較高時(shí)，可以用鐵氧體隔離器改善駐波比。環(huán)境溫度、直流偏置電壓以及時(shí)間老化等因素對(duì)增益值影響較大，而對(duì)增益平坦度的影響較小。在微波系統(tǒng)中有時(shí)候需要兩個(gè)以上的寬頻帶放大器級(jí)聯(lián)，級(jí)聯(lián)放大器的增益平坦度將變壞，這是由于前級(jí)放大器輸出駐波比與后級(jí)放大器輸入駐波比不一致造成的。1～177。工作頻帶通常指放大器滿足其全部性能指標(biāo)的連續(xù)工作頻率范圍。圖 31 為 DSP Builder 設(shè)計(jì)流程。Stratix Ⅱ FPGA 能夠提供比 Stratix 器本科畢業(yè)設(shè)計(jì)論文XII件高四倍的 DSP 帶寬，更適合于超高性能 DSP 應(yīng)用。除了全新的具有軟件和硬件開發(fā)優(yōu)勢(shì)的設(shè)計(jì)流程外，Altera DSP 系統(tǒng)體系解決方案還引入了先進(jìn)的 Stratix 和 Stratix Ⅱ系列 FPGA 開發(fā)平臺(tái)。這些專用指令通過(guò) Altera 的 DSP Builder和 SOPC Builder 工具集成到可重配置的 DSP 設(shè)計(jì)中。 在 Altera 基于 C 代碼的 DSP 設(shè)計(jì)流程中，設(shè)計(jì)者編寫在 Nios Ⅱ嵌入處理器上運(yùn)行的 C 代碼。 DSP builder簡(jiǎn)介DSP Builder 是 Altera 推出的一個(gè)數(shù)字信號(hào)處理(DSP)開發(fā)工具，它在Quartus Ⅱ FPGA 設(shè)計(jì)環(huán)境中集成了 MathWorks 的 Matlab 和 Simulink DSP 開發(fā)軟件?！　∧Ｐ头治龉ぞ甙ň€性化和平衡點(diǎn)分析工具、MATLAB 的許多工具及 MATLAB的應(yīng)用工具箱。除此之外，用戶還可以在改變參數(shù)后來(lái)迅速觀看系統(tǒng)中發(fā)生的變化情況。菜單方式對(duì)于交互工作非常方便，而命令行方式對(duì)于運(yùn)行一大類仿真非常有用。用戶可以從最高級(jí)開始觀看模型，然后用鼠標(biāo)雙擊其中的子系統(tǒng)模塊，來(lái)查看其下一級(jí)的內(nèi)容，以此類推，從而可以看到整個(gè)模型的細(xì)節(jié)，幫助用戶理解模型的結(jié)構(gòu)和各模塊之間的相互關(guān)系。用戶也可以定制和創(chuàng)建用戶自己的模塊。它與傳統(tǒng)的仿真軟件包微分方程和差分方程建模相比，具有更直觀、方便、靈活的優(yōu)點(diǎn)。在 SIMULINK 環(huán)境中，利用鼠標(biāo)就可以在模型窗口中直觀地“畫”出系統(tǒng)模型，然后直接進(jìn)行仿真。[10]第三章 DSP buileer和 Simulink簡(jiǎn)介DSP builder 是美國(guó) Altera 公司推出的一個(gè)面向 DSP 開發(fā)的系統(tǒng)級(jí)工具，它作為 Matlab 的一個(gè) Simulink 工具箱，使得用 FPGA 設(shè)計(jì) DSP 系統(tǒng)完全通過(guò)Simulink 的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真，設(shè)計(jì)模型可直接向 VHDL 硬件描述語(yǔ)言轉(zhuǎn)換，并自動(dòng)調(diào)用 Quartus II 等 EDA 設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配及至 FPGA 的配置下載，使得系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動(dòng)化開發(fā)的特點(diǎn)與優(yōu)勢(shì)。這種 無(wú)縫移植過(guò)程 確保了大批量成品的一次成功，允許系統(tǒng)設(shè)計(jì)人員以最低的成本實(shí)現(xiàn)產(chǎn)品及時(shí)面市。 Stratix 器件中 。Stratix FPGA 系列提供了具有層次時(shí)鐘結(jié)構(gòu)和多達(dá) 12 個(gè)鎖相環(huán)（PLL）的完整的 時(shí)鐘管理 方案。Stratix 器件具有多達(dá) 22 個(gè)的 DSP 模塊和多達(dá) 176 個(gè)的（9 位9 位）嵌入乘法器，針對(duì)大數(shù)據(jù)吞吐量的復(fù)雜應(yīng)用而進(jìn)行了優(yōu)化。Stratix器件系列是功能豐富的寬帶系統(tǒng)方案，開創(chuàng)了可編程芯片系統(tǒng)（SOPC）方案的新紀(jì)元。Stratix 器件提供了專用功能用于時(shí)鐘管理和數(shù)字信號(hào)處理（DSP）應(yīng)用以及差分和單端 I/O 標(biāo)準(zhǔn)。 Stratix 器件系列為滿足寬帶系統(tǒng)的需求進(jìn)行了優(yōu)化。最新一代的 Stratix III 器件基于 65nm 工藝技術(shù)，以滿足今后高端寬帶系統(tǒng)的性能和特性需求。 器件都可以由后續(xù)的 Stratix 系列器件取代。[9] FPGA設(shè)計(jì)流程FPGA 設(shè)計(jì)流程分為設(shè)計(jì)輸入、綜合、功能仿真（前仿真） 、實(shí)現(xiàn)、時(shí)序仿真（后仿真） 、配置下載等六個(gè)步驟，設(shè)計(jì)流程如圖 21 所示。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。目前 FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成成一個(gè)有 4位地址線的 16x1 的 RAM。目前，除 Xilinx 以外，Altera、Actel、Lattiee 等公司也成為比較著名的 FPGA 產(chǎn)品生產(chǎn)廠商。這種利用 PLD 內(nèi)建邏輯結(jié)構(gòu)、由用戶配置來(lái)實(shí)現(xiàn)任何組合邏輯時(shí)序邏輯功能的器件，最初被用來(lái)作為分立邏輯電路和中小規(guī)模集成電路的替代物，隨著設(shè)計(jì)技術(shù)和制造工藝的完善，器件性能、集成度、工作頻率等性能不斷提高，PLD 的應(yīng)用范圍越來(lái)越廣，目前它已成為 ASIC 設(shè)計(jì)的主流。 可編程邏輯器件簡(jiǎn)介可編程邏輯器件（Programmable Logic Devices,簡(jiǎn)稱 PLD）是一種用戶根據(jù)需要自行構(gòu)造邏輯功能的數(shù)字集成電路。近年來(lái)，F(xiàn)PGA 及 CPLD 市場(chǎng)應(yīng)用數(shù)量持續(xù)保持調(diào)整增長(zhǎng)，市場(chǎng)占有份額越來(lái)越大。本科畢業(yè)設(shè)計(jì)論文VII第二章 FPGA技術(shù)及 Altera Stratix FPGAFPGA/CPLD，DSP 和 CPU 被稱為未來(lái)數(shù)字電路系統(tǒng)的三塊基石，也是目前硬件設(shè)計(jì)研究的熱點(diǎn)。第二章介紹了可編程邏輯器件的發(fā)展歷程，F(xiàn)PGA 的設(shè)計(jì)流程，及 Altera Stratix 產(chǎn)品簡(jiǎn)介本科畢業(yè)設(shè)計(jì)論文VI第三章對(duì) DSP buileer 和 Simulink 兩個(gè)軟件進(jìn)行了簡(jiǎn)介，并提供了一個(gè)簡(jiǎn)單的建模實(shí)例第四章介紹了寬帶功率放大器的結(jié)構(gòu)與原理，并設(shè)計(jì)和仿真了一個(gè)寬帶功率放大器，且在其基礎(chǔ)上對(duì)其進(jìn)行了結(jié)果分析并得出優(yōu)化方案第五章從數(shù)字濾波器的原理入手，介紹了 FIR 數(shù)字濾波器設(shè)計(jì)流程，研究了 FIR 數(shù)字濾波器的設(shè)計(jì)方法。 論文的主要目標(biāo)和工作本論文目標(biāo)是設(shè)計(jì)一個(gè)寬帶音頻功率放大器，帶寬在 2020kHz，并針對(duì)幅頻特性在帶內(nèi)衰減的特性對(duì)進(jìn)行基于 FPGA 的優(yōu)化，使其在帶內(nèi)基本平坦。但是，在寬帶的條件下，輸入／輸出阻抗變化是比較大的，此時(shí)使用共扼匹配的概念是不合適的?！　≡跓o(wú)線通信、電子戰(zhàn)、電磁兼容測(cè)試和科學(xué)研究等領(lǐng)域，對(duì)射頻和微波寬帶放大器有極大需求，且這些領(lǐng)域?qū)拵Х糯笃饕蟾鞑幌嗤?，特別是在通信系統(tǒng)和電子戰(zhàn)系統(tǒng)的應(yīng)用中，對(duì)寬帶低噪聲和功率放大器的性能指標(biāo)有特殊要求。然后在 MATLAB 下，用FDATool 工具箱以及 SimulinkDSP 設(shè)計(jì)了一個(gè) FIR 數(shù)字濾波器，在 QUARTUS II環(huán)境下進(jìn)行了仿真和驗(yàn)證，并得出最終的設(shè)計(jì)結(jié)果。本文設(shè)計(jì)一個(gè)基于 FPGA 語(yǔ)音信號(hào)的寬帶功率放大器，采用 FPGA 技術(shù)對(duì)功放進(jìn)行優(yōu)化，以使其達(dá)到幅頻特性在帶內(nèi)基本平坦的目的。本科畢業(yè)設(shè)計(jì)論文I摘要FPGA 技術(shù)正處于高速發(fā)展時(shí)期，新型芯片的規(guī)模越來(lái)越大，成本也越來(lái)越低，低端的 FPGA 已逐步取代了傳統(tǒng)的數(shù)字元件，高端的 FP