【正文】 信號線 的連接。 ? 要組成一個主存儲器，需要考慮的問題： ? ① 如何選擇芯片 ? 根據(jù)存取速度、存儲容量、電源 電壓、功耗及成本等方面的要求進(jìn)行芯片的選擇。 ? 透明式刷新方式的缺點(diǎn)：較難控制何時能夠進(jìn)行刷新，刷新控制電路極其復(fù)雜。 2 ms （ 128 行全部刷新一遍） 讀 / 寫 讀 / 寫 刷新 刷新 15 μ s μ s 2022/5/31 95 ? D. 透明式刷新 利用 CPU不訪存操作時主存的空閑時間進(jìn)行刷新。s即 30個存取周期用于讀/寫操作，后 。 ? 取兩次刷新的間隔時間為周期的整數(shù)，可使存儲器每隔 ，一次刷新一行。 ? 以 128 128陣列、存取周期為 500ns，刷新最大周期為 2ms的存儲器芯片為例。 刷新 刷新 刷新 刷新 讀 / 寫 讀 / 寫 讀 / 寫 讀 / 寫 存取周期 系統(tǒng)周期 刷新間隔 2022/5/31 93 ? C. 異步式刷新 ? 異步式刷新是前兩種刷新方式的折衷。這樣每隔 128181。采用分散式刷新時，系統(tǒng)總線周期為存取周期的兩倍，即 1181。 ? 分散式刷新的缺點(diǎn)：沒有充分利用所允許的最大刷新間隔 (2ms)，且刷新過于頻繁，人為降低了存儲器的速度。再把系統(tǒng)的存取周期平均分為兩個操作階段，前一個階段用于對存儲器的正常訪問，后一個階段用于刷新操作，每次刷新一行。 ? 集中式刷新的缺點(diǎn) 在 “ 死區(qū) ” 內(nèi) CPU必須停止訪存操作， CPU利用率低。s可用于正常的存儲器讀寫操作。 ? 因?yàn)榇鎯ζ鞯拇嫒≈芷跒?500ns，所以在 2ms內(nèi)需要有 500 128＝ 64181。 ? 因?yàn)榇鎯仃嚍?128 128，所以對芯片內(nèi)的所有存儲單元電路全部刷新一遍需要 128個存取周期。 2022/5/31 89 ? 例如，設(shè) 16k 1位芯片的存儲矩陣為 128 128。 ? A. 集中式刷新 按照存儲器芯片容量的大小集中安排刷新操作的時間段，在此時間段內(nèi)對芯片內(nèi)所有的存儲單元電路執(zhí)行刷新操作。每次由刷新地址計數(shù)器給出刷新的行地址，每刷新一行，刷新地址計數(shù)器加 1。 ? 例如，對于 16K的 4116芯片，存儲體排成128 128陣列。則 泄漏時間 Δt為： ? 說明該動態(tài) MOS元件每隔 2ms必須刷新一次， ? Δt就是刷新最大周期（刷新最大間隔）。 ? 刷新的間隔時間主要由電容電荷泄放速度決定。 ? 在寫周期中，當(dāng) WE有效之后，所加的 DIN信號必須保持到 CAS變?yōu)榈碗娖街?，RAS、 CAS和 WE全部有效時，將 DIN數(shù)據(jù)寫入被選的存儲單元。 ? 寫 0： W2為低電平，使被選電路的存儲電容放電為無電荷，實(shí)現(xiàn)寫 “ 0”。 2022/5/31 81 ? 寫入 ? 在 T T4開始導(dǎo)通的同時，將待寫信息加到 W2上。 ? 若選中存儲電路原存 “ 0”，則 W2電位低于 W1的電位。 2022/5/31 80 ? 若選中存儲電路原存 “ 1”，則 W2電位高于 W1的電位。 ? 設(shè)選中的行選擇線處于讀出放大器右側(cè)（如行65），同時使處于讀出放大器另一側(cè)的預(yù)選單元選擇線有效（如 XW1＝ 1）。放大器處于不穩(wěn)定平衡狀態(tài)。 ? 讀寫前 ，先使兩個預(yù)選單元中的電容 Cs預(yù)充電到 0與 1電平的中間值，并使控制信號 φ 1＝ 0，φ 2＝ 1，使 T T4截止， T5導(dǎo)通，使讀出放大器兩端 Wl、 W2處于相同電位。即一次可以刷新 128個存儲單元電路。 WEWE WERASRAS2022/5/31 76 TMS4116的刷新 ? 當(dāng)某個存儲單元被選中進(jìn)行讀 /寫操作時，該單元所在行的其余 127個存儲電路也將自動進(jìn)行一次讀出再生操作，即完成一次刷新操作。 ? TMS4116芯片沒有專門設(shè)置選片信號，一般用 信號兼做選片控制信號。 TMS4116的讀出 2022/5/31 75 TMS4116的寫入 ? 首先將要寫入的信息通過數(shù)據(jù)輸入引腳 DIN經(jīng)由數(shù)據(jù)輸入寄存器、 I/O緩沖器送入被選列的讀出再生放大器中，然后再寫入行、列同時被選中的存儲單元。同時，經(jīng)放大后的信息又回送到原電路進(jìn)行重寫，使信息再生。 ? 每一根列選擇線控制一個讀出再生放大器，128列共有 128個讀生再生放大器，一列中的128個存儲電路分為兩組，每 64個存儲電路為一組，兩組存儲電路的位線分別接入讀出再生放大器的兩端。 ? 每根行選擇線控制 128個存儲電路的字線。 ? 列地址選通信號 CAS ：用于將高 7位地址 A13～A7，打入列地址緩沖器鎖存。 ? 16k的存儲器應(yīng)有 14根地址線，為了節(jié)省引腳，該芯片只使用 7根地址線 A6～ A0，采用 分時復(fù)用技術(shù) ，分兩次把 14位地址送入芯片。 2022/5/31 69 4) TMS4116芯片 ? TMS4116是由單管動態(tài) MOS存儲單元電路構(gòu)成的動態(tài) RAM芯片。因此，當(dāng) R/W線處于低電平時，如果數(shù)據(jù)線改變了數(shù)值，那么存儲器將存儲新的數(shù)據(jù)⑤。 ? 通常，當(dāng) R/W線加負(fù)脈沖時，地址線和數(shù)據(jù)線的電平必須是穩(wěn)定的。指出圖中寫入時序中的錯誤，并畫出正確的寫入時序圖。 CS WE2022/5/31 66 tAW — 滯后時間 2022/5/31 67 ? 例如某 SRAM的寫入時序圖。 CS WECS WECS WEWE2022/5/31 65 ? 寫周期 （ tWC）：對芯片進(jìn)行連續(xù)兩次寫操作的最小間隔時間。 ? 寫恢復(fù)時間 （ tWR）： WE 變?yōu)楦唠娖胶?，需再?jīng)過tWR時間，地址信號才允許改變。其相 “ 與 ” 的寬度至少應(yīng)為 tW ? 寫數(shù)時間 （ tW）：片選 CS 和寫命令 WE 信號均為低的時間。否則存儲器無法正常工作， CPU的讀數(shù)操作就失效。 CS2022/5/31 62 ? 讀周期 （ tRC） ：存儲芯片進(jìn)行兩次連續(xù)讀操作時所必須間隔的時間。 ? ⑴ 讀周期 ? 讀出時間 (tA)：從給出有效地址后，經(jīng)過譯碼、驅(qū)動電路的延遲，到讀出選中單元的內(nèi)容，再經(jīng)過 I/O電路延遲后，在外部數(shù)據(jù)總線上穩(wěn)定出現(xiàn)所讀數(shù)據(jù)信息所需的時間。 CS WECSCSWEWE2022/5/31 61 2114的讀、寫周期 ? 在與 CPU連接時， CPU的控制信號與存儲器的讀、寫周期之間的配合問題是非常重要的。 ? CS 為高電平時，輸入與輸出的三態(tài)門均關(guān)閉，不能與外部的數(shù)據(jù)總線交換信息。 4個存儲電路對應(yīng)一個字的 4位。 A2～ A0及 A9作為 4位列地址，經(jīng)列地址譯碼器驅(qū)動 16根列選擇線，每根列選擇線同時選中 64列中的 4列，控制 4個轉(zhuǎn)接電路，控制被選中的 4列存儲電路的位線與 I/O電路的接通。 ? 存儲體中共有 4096個六管存儲單元電路，排列成 64 64陣列。共 18個引腳。 CS WR/2022/5/31 57 3） Intel 2114芯片 ? Intel 2114 是 1K 4位的靜態(tài) MOS存儲器芯片。 ? 采用雙譯碼方案，對于 4096個字只需 128個譯碼驅(qū)動電路。 ? 每個多路轉(zhuǎn)接開關(guān)由兩個 MOS管組成，控制一列中的 64個存儲電路的位線與讀 /寫電路的接通。 ? 行地址選擇線選中一行中的 64個存儲電路進(jìn)行讀寫操作。將 12位地址分為 6位行地址和 6位列地址。 2022/5/31 54 2) 位片式結(jié)構(gòu)的存儲器芯片 行 地址0 , 631 , 00 , 0 0 , 11 , 1 1 , 6363 , 0 63 , 1 63 , 63行地址譯碼器行地址寄存器A 6A 7A 8A 9A 10A 11..................R / W 電路數(shù)據(jù)寄存器輸入數(shù)據(jù)線（一位）時序控制R / W CS列 地 址 譯 碼 器列 地 址 寄 存 器A 0 A 1A 2 A 3 A 4A 5列地址X 0X 1Y 0 Y 1X 63Y 63存儲陣列輸出2022/5/31 55 ? 4K 1位的 位片式存儲器芯片中有 4096個存儲單元電路，排列成 64 64的陣列。 ? 雙譯碼方式 （ 二維譯碼）：采用行列譯碼的方式，位于選中的行和列的交叉處的存儲單元被唯一選中。 ? 片選控制線 CS： ? CS 為低電平時，選中芯片工作； CS 為高電平時，芯片不被選中。讀 /寫放大電路與雙向數(shù)據(jù)線相連。 ? 存儲芯片共需 6根地址線， 8根數(shù)據(jù)線，一次可讀出一個字節(jié)。 ? 6位訪存地址經(jīng)地址譯碼器譯碼選中某一輸出端有效時，與該輸出端相聯(lián)的一行中的每個單元電路同時進(jìn)行讀寫操作，實(shí)現(xiàn)一個字的同時讀 /寫。 ? 存儲陣列的每一行組成一個存儲單元，存放一個 8位的二進(jìn)制字。 … An－ 1～ 0 … Dm－ 1～ 0 R/W CS 電源 地線 2022/5/31 49 1) 字片式結(jié)構(gòu)的存儲器芯片 地址線0 , 71 , 00 , 0 0 , 11 , 1 1 , 763 , 0 63 , 1 63 , 7地址譯碼器地址寄存器A 0A 1A 2A 3A 4A 5..................時序控制R / W CSW 0W 1W 63...控制線讀寫電路D 0讀寫電路D 1讀寫電路D 7......數(shù)據(jù)線存儲陣列存儲單元2022/5/31 50 ? 單譯碼方式 （一維譯碼）： ? 訪存地址僅進(jìn)行一個方向譯碼的方式。 2022/5/31 47 存儲器芯片 2022/5/31 48 ? 存儲器芯片一般做成雙列直插形式，有若干引腳引出地址線、數(shù)據(jù)線、控制線及電源與地線等。 2022/5/31 45 半導(dǎo)體存儲器 ? 半導(dǎo)體存儲器的分類 半導(dǎo)體存儲器 RA M ROM 掩模只讀存儲器（掩模 ROM ） 一次可編程 ROM （ P ROM ） 可擦除可編程 ROM （ E P ROM ） 電可擦除可編程 ROM （ E2P ROM ） 閃爍可編程可擦除 ROM （ f lash m em o ry E P ROM ） 靜態(tài) RA M （ S RA M ） 動態(tài) RA M （ DRA M ） 非易失性 RA M （ NV RA M ） 2022/5/31 46 隨機(jī)存取存儲器的結(jié)構(gòu)及工作原理 ? 1. 半導(dǎo)體存儲器芯片結(jié)構(gòu) 及實(shí)例 ? 存儲器組件 ? 把存儲體及其外圍電路（包括地址譯碼與驅(qū)動電路、讀寫放大電路及時序控制電路等 )）集成在一塊硅片上，稱為 存儲器組件 。 2022/5/31 42 ? ⑵ 存儲容量逐漸增大 ? 寄存器約幾十到幾百字節(jié) ? Cache約幾百到幾 M字節(jié) ? 主存在幾十 MB到數(shù)千 MB之間 ? 磁盤的容量為幾 GB到幾百 GB ? 磁帶和光盤一般脫機(jī)存放，其容量只受限于用戶的預(yù)算 2022/5/31 43 ? ⑶ 存儲器每位的價格逐漸降低 ? 例如 ? 主存的價格約每兆字節(jié)幾角 ? 磁盤的價格是每兆字節(jié)幾分或更低 ? 磁帶的價格是每 G字節(jié)幾元或更低 2022/5/31 44 ? Cache —— 主存層次 ? 主要解決速度問題 ? 通過輔助硬件，把主存和 Cache構(gòu)成統(tǒng)一整體，使它具有接近 Cache的速度、主存的容量和接近于主存的平均價格。即構(gòu)成存儲器系統(tǒng)的多級層次結(jié)構(gòu)。高速的存儲器往往價格也高，因而容量也不可能很大。 ? 除上述幾個指標(biāo)外，功耗也是影響存儲器性能的因素之一。 ? 存儲器可靠性的衡量指標(biāo) —— 主存的平均無故障時間 MTBF。 ? 存儲器的總價格與存儲容量成正比，與存儲周期成反比。 2022/5/31 37 4．價格 ? 存儲器的價格常用每位的價格來衡量。 ? ④ 采用雙端口存儲器。 ? 帶寬的單位：兆字節(jié) /秒 Mm TWB ?3. 帶寬 2022/5/31 36 提高存儲器速度的途徑 ? ① 采用高速器件 ? ② 減少存取周期 TM，如引入 Cache。 ? 帶寬也稱 存儲器數(shù)據(jù)傳輸率 、 頻寬 Bm ? 帶寬等于存儲器總線寬度除以存取周期。 ? 由于存儲器進(jìn)行一次存取操作后，需