【正文】 Bm為界），保證數(shù)據(jù)都能在一個存儲周期內(nèi)存取完畢。 ? 例如，設(shè)計算機字長為 32位，一個存儲周期內(nèi)可傳輸 8位、 16位、 32位、 64位等不同長度信息。那么 1個 8位、 2個 16位、 2個 32位、 1個 64位等信息的存儲地址應(yīng)如何給出呢？ 2022/5/31 124 ?⑴ 無邊界規(guī)定 0000H 0008H 0010H 64位 /存儲周期 0020H 64 8 16 16 32 32 32 16 64 ? ? ? ? ? ? 0018H 2022/5/31 125 無邊界規(guī)定時存在的問題 ? 若地址分配不合理，則會出現(xiàn)兩個周期才能將數(shù)據(jù)傳送完畢的情況。 ? 如上圖的第 1個 16位、第 2個 32位和 64位都需兩個存儲周期才能完成訪問。 ? 無邊界規(guī)定有可能造成 系統(tǒng)訪存 速度的下降 。 2022/5/31 126 ⑵ 采用 整數(shù)邊界 0000H 0008H 0010H 64位 /存儲周期 0020H ? ? ? ? ? ? 0018H 8 16 16 32 32 64 2022/5/31 127 整數(shù)邊界地址安排 ? 8位（ 1個字節(jié)） ? 地址碼最低位為任意值 XXXXXB ? 16位（半字） ? 地址碼最低 1位為 0 XXXX0B ? 32位（單字） ? 地址碼最低 2位為 00 XXX00B ? 64位（雙字） ? 地址碼最低 3位為 000 XX000B 2022/5/31 128 采用 整數(shù)邊界存在的問題 ? 浪費空間 ? 隨著半導(dǎo)體存儲器的擴容，以空間換取速度勢在必行。 2022/5/31 129 ? 例：請用 2K 8bit的 SRAM設(shè)計一個 8K 16bit的存儲器 ， 要求： ⑴ 存儲器可以分別被控制訪問 8位和 16位數(shù)據(jù) 。 控制位數(shù)的信號 B由 CPU提供： 當(dāng) B＝ 0時訪問 16位數(shù)據(jù)；當(dāng) B＝ 1時訪問 8位數(shù)據(jù) 。 ⑵ 存儲芯片地址按交叉方式編址 。 ⑶ 畫出存儲器與 CPU的連接原理圖 。 ? 條件： ① SRAM芯片除地址 、 數(shù)據(jù)線外 ， 控制信號有 （ 低電平有效 ） 、 （ 高電平讀 、 低電平寫 ） 。 ? ② CPU提供的控制信號有 （ 低電平有效 ） 、 （ 高電平讀 、 低電平寫 ） 等 。 CS WEMREQWR2022/5/31 130 地址線的安排 ? 因為需要訪問 8位數(shù)據(jù)，所以將 16位數(shù)據(jù)分為高 8位和低 8位，分別用 偶存儲體和奇存儲體 存放，即訪問 16位數(shù)據(jù)時實際需要訪問兩個存儲體，而訪問 8位數(shù)據(jù)時只需訪問一個存儲體，因此在地址線中需要有 1位用于區(qū)分奇、偶存儲體。 ? 由于 8K 16bit的存儲空間需要 13根地址線，再加一根地址線用于選擇奇、偶存儲體，共 14根地址線，這樣存儲空間實際變成了 8K 2 8bit，相當(dāng)于 214 8bit。 2022/5/31 131 ? 為了符合整數(shù)邊界的要求，規(guī)定一個 16位的單元必須由一個 A0＝ 0和一個 A0＝ 1的存儲單元構(gòu)成，即系統(tǒng)采用 低位交叉方式 編址；而一個 16位的數(shù)據(jù)必須存放在高位地址相同，低位分別為 A0＝ 0和 A0＝ 1的兩個單元中。 ? 規(guī)定 14根地址線中， A0與 B組合用于控制 8位、 16位數(shù)據(jù)的存取。 ? 由于每個 SRAM芯片容量是 2K，所以 A11～ A1用于片內(nèi)地址， A1 A12 用于 2－ 4譯碼。得到 4組譯碼信號，與 A0、 B組成每個芯片的片選信號 。 2022/5/31 132 邏輯表達(dá)式 B A0 PEven POdd 0 0 0 （選中） 0 （選中） 讀寫 16位 0 1 1 1 不讀寫 1 0 0 （選中） 1 讀寫低 8位 1 1 1 0（選中） 讀寫高 8位 2022/5/31 133 ?Peven＝ A0 ?Podd＝ A0?B Y0 Y1 Y2 Y3 A13 A12 2022/5/31 134 ? CS0＝ Y0＋ Peven CS1＝ Y0＋ Podd ? CS2＝ Y1＋ Peven CS3＝ Y1＋ Podd ? CS4＝ Y2＋ Peven CS5＝ Y2＋ Podd ? CS6＝ Y3＋ Peven CS7＝ Y3＋ Podd 每個芯片的片選信號 2022/5/31 135 CS 7 CS 6 CS 5 2 － 4 譯碼 A13 A12 M REQ =1 A0 B 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 ≥ 1 1 Y0 Y1 Y2 Y3 Podd Pev en CS0 CS 1 CS2 CS3 CS4 2022/5/31 136 CS7 CS1 CS3 CS5 CS6 CS0 CS2 CS4 S RA M1 SR A M 0 SR A M3 SR A M 2 SR A M5 SR A M 4 SR A M7 SR A M 6 A11~A1 R/W D7~D0 D15~D8 2022/5/31 137 高速緩沖存儲器 (Cache) ? Cache在存儲體系中的地位和作用 ? 高速緩沖存儲器是位于主存與 CPU之間的高速小容量存儲器，用來存放程序中當(dāng)前最活躍的程序和數(shù)據(jù)。 ? Cache的容量比主存小得多。 ? 采用 Cache的主要目的 ? 提高存儲器的平均訪問速度，從而使存儲器的速度與 CPU的速度相匹配。 2022/5/31 138 ? CPU在一個較短的時間間隔內(nèi)，由程序產(chǎn)生的地址往往簇聚在一個很小的區(qū)域內(nèi)。 ? 如果把這一局部區(qū)域的程序和數(shù)據(jù)從主存復(fù)制到 Cache中，使 CPU能夠高速地在Cache中讀取指令和數(shù)據(jù)，就可大大提高CPU的訪存速度。 程序局部性原理 2022/5/31 139 2022/5/31 140 ? Cache是按塊進行管理的 ? Cache和主存均被分割成大小相同的塊。信息以塊為單位調(diào)入 Cache。 Cache中數(shù)據(jù)塊的大小一般為幾個～幾百個字節(jié)。 2022/5/31 141 . . . . . . . . . . . . 主存 主存塊號 塊 A1 塊 1 塊 0 . . . . . . . . . 塊 C1 塊 0 cache cache塊號 B個字 2022/5/31 142 ? 主存容量： A B個字 ? Cache容量： C B個字 ? 設(shè) A＝ 2a， B＝ 2b， C＝ 2c ? 主存地址： ? Cache地址： 主存塊號 塊內(nèi)地址 a位 b位 a+b位 cache塊號 塊內(nèi)地址 c位 b位 c+b位 2022/5/31 143 Cache的命中 ? 根據(jù)程序局部性原理，可將包含 CPU馬上要訪問內(nèi)容的主存塊調(diào)入 Cache塊中。 ? 當(dāng) CPU欲訪問某主存字時的兩種情況： ? ① 所需內(nèi)容已在 Cache中，稱為 CPU訪問 Cache 命中 ， CPU可直接訪問 Cache。 ? ② 所需內(nèi)容不在 Cache中，稱為 CPU訪問 Cache不命中（失?。?。 CPU需訪問主存獲得所需內(nèi)容，并將包含所需內(nèi)容的主存塊調(diào)入 Cache中，以備下次訪問。 2022/5/31 144 Cache命中率 ? Cache命中率： CPU要訪問的內(nèi)容在 Cache中的比率。 ? 設(shè)在一個程序執(zhí)行期間，訪問 Cache 的總命中次數(shù)為 Nc，訪問主存的次數(shù)為 Nm， CPU訪問Cache的命中率為 H，則有： mccNNNH?＝2022/5/31 145 Cache－主存系統(tǒng)的訪問時間 ? 設(shè) Tc為 Cache命中時的訪問時間， Tm為 Cache不命中時的主存訪問時間， 1－ H為不命中率，Ta為 Cache－主存系統(tǒng)的平均訪問時間，則有： ? Ta＝ H Tc＋ (1－ H) Tm 2022/5/31 146 帶 Cache存儲系統(tǒng)的加速比 Sp ? Cache－主存系統(tǒng)的訪問效率 e ? ? HTT111TH1HTTTTSmcmcmamp?????? ???????? ? %100TH1HTT%100TTemccac ??????2022/5/31 147 ? 例：設(shè) CPU執(zhí)行某程序時共訪問 Cache命中 2022次，訪問主存 50次，已知 cache的存取周期為 50ns，主存的存取周期為 200ns。求該 Cache－主存系統(tǒng)的命中率、平均訪問時間和訪問效率。 ? 解： Cache的命中率： ? H＝ 2022/(2022＋ 50)≈ ? 平均訪問時間： ? ta＝ 50＋ (1－ ) 200≈ ? 訪問效率： ? ? %%100 .9 750e ???????2022/5/31 148 ? 利用目前的大規(guī)模集成電路技術(shù)和生產(chǎn)工藝，人們可以在 CPU芯片內(nèi)部放置一定容量的高速緩沖存儲器（ Cache）。 ? 一級（ L1） Cache ： CPU芯片內(nèi)部的高速緩沖存儲器。 ? 二級（ L2） Cache ： CPU外部由 SRAM構(gòu)成的高速緩沖存儲器。 ? 目前最新的 CPU內(nèi)部已經(jīng)可以放置二級甚至三級 Cache。 2022/5/31 149 Cache的基本結(jié)構(gòu)及工作原理 2022/5/31 150 ? ⑴ Cache存儲陣列 ? 由高速存儲器構(gòu)成，用于存放主存信息的副本。容量小于主存，但編址方式、物理單元長度均與主存相同。 ? ⑵ 地址映像變換機構(gòu) ? 用于實現(xiàn)主存地址與 Cache地址轉(zhuǎn)換的部件，一般由相聯(lián)存儲器組成，用以記錄主存內(nèi)容存入Cache時兩者地址的對應(yīng)關(guān)系。 ? ⑶ 替換策略實現(xiàn)機構(gòu) ? 根據(jù)一定的算法，用硬件實現(xiàn)塊的替換。 2022/5/31 151 ? 在帶 Cache的存儲器中， CPU的訪存地址被分割成兩部分： ? ① 塊地址 （塊框架地址、塊號） ? 用于查找該塊在 Cache中的位置。 ? ② 塊內(nèi)位移 （塊內(nèi)偏移量） ? 用于確定所訪問的數(shù)據(jù)在塊中的位置。 0101101000100000010010 1110011100 塊號 塊內(nèi)偏移量 2022/5/31 152 ? ⑴ 當(dāng) CPU需要進行訪存時，首先給出主存實地址。 2． Cache的工作過程 ? ⑵ 地址映像變換機構(gòu)接收到主存實地址后，根據(jù)塊號判定所訪問的信息字是否在 Cache中。 ? 若在 (Cache命中 )，通過地址變換機構(gòu)將主存塊號變換為 Cache塊地址，再根據(jù)塊內(nèi)地址，對 Cache進行存取。 ? 若不在 (Cache不命中 )，則通知訪問 Cache塊失效。然后通過 CPU與主存之間的直接數(shù)據(jù)通路訪問主存，將被訪問字直接送給 CPU，并將包含該字的新塊裝入 Cache。若 Cache巳滿，則通過替換策略實現(xiàn)機構(gòu)，調(diào)出某一 Cache塊，然后裝入所需的塊。 2022/5/31 153 ? Cache的存在對程序員是 透明 的。在處理機每次訪問存儲器時，系統(tǒng)自動將地址轉(zhuǎn)換成 Cache中的地址。 ? 提高 Cache的訪問速度的方法 ? ⑴ Cache的地址變換和數(shù)據(jù)塊的替換算法均用硬件實現(xiàn)。 ? ⑵ 在物理位置上讓 Cache盡量靠近 CPU，以減少CPU與 Cache之間的傳輸延遲。如將 Cache集成在CPU芯片內(nèi)。 ? ⑶ 為了加速調(diào)塊，一般將每個數(shù)據(jù)塊的容量規(guī)定為并行主存系統(tǒng)一個存儲周期所能訪問到的字?jǐn)?shù)。 2022/5/31 154 Cache的 地址映像方式 ? 因為 CPU以主存地址訪問 Cache，所以必須把訪存時必須把主存地址變換為 Cache的實際地址。 ? 地址變換取決于地址的映像方式，就是主存信息按什么規(guī)則裝入 Cache。 2022/5/31 155 ? 直接映像是指任何一個主存塊只能復(fù)制到 Cache的某一固定塊中。