微機接口存儲器ppt課件-資料下載頁
2025-01-05 10:33本頁面
【正文】 沖突的一個 “ 可用地址 ” ? 例如： 00000H～ 07FFFH ? 選取的原則：高位地址全為 0的地址 高位地址譯碼才更好 譯碼和譯碼器 ? 譯碼：將某個特定的 “ 編碼輸入 ” 翻譯為唯一 “ 有效輸出 ” 的過程 ? 譯碼電路可以使用 門電路組合邏輯 ? 譯碼電路更多的是采用集成 譯碼器 ? 常用的 2:4譯碼器： 74LS139 ? 常用的 3:8譯碼器： 74LS138 ? 常用的 4:16譯碼器： 74LS154 線選譯碼 ? 只用少數(shù)幾根高位地址線進行芯片的譯碼 ， 且每根負責選中一個芯片 （ 組 ） ? 雖構(gòu)成簡單 ， 但地址空間嚴重浪費 ? 必然會出現(xiàn)地址重復 ? 一個存儲地址會對應多個存儲單元 ? 多個存儲單元共用的存儲地址不應使用 線選譯碼示例 A14 A12～ A0 A13 (1) 2764 (2) 2764 CE CE 切記： A14 A13＝ 00的情況不能出現(xiàn) 00000H～ 01FFFH的地址不可使用 A19～ A15 A14 A13 A12～ A0 一個可用地址 1 2 1 0 0 1 全 0～全 1 全 0～全 1 04000H～ 05FFFH 02022H～ 03FFFH 部分譯碼 ? 只有部分 （ 高位 ） 地址線參與對存儲芯片的譯碼 ? 每個存儲單元將對應多個地址 （ 地址重復 ） ， 需要選取一個可用地址 ? 可簡化譯碼電路的設計 ? 但系統(tǒng)的部分地址空間將被浪費 部分譯碼示例 138 A17 A16 A11～ A0 A14 A13 A12 (4) (3) (2) (1) 2732 2732 2732 2732 C B A E3 E2 E1 IO/M CE CE CE CE Y0 Y1 Y2 Y3 A19～ A15 A14～ A12 A11～ A0 一個可用地址 1 2 3 4 10 10 10 10 000 001 010 011 全 0～全 1 全 0～全 1 全 0～全 1 全 0～全 1 20220H～ 20FFFH 21000H～ 21FFFH 22022H～ 22FFFH 23000H～ 23FFFH 全譯碼 ? 所有的系統(tǒng)地址線均參與對存儲單元的譯碼尋址 ? 包括低位地址線對芯片內(nèi)各存儲單元的譯碼尋址 （ 片內(nèi)譯碼 ） ， 高位地址線對存儲芯片的譯碼尋址 （ 片選譯碼 ） ? 采用全譯碼 ， 每個存儲單元的地址都是唯一的 ， 不存在地址重復 ? 譯碼電路可能比較復雜 、 連線也較多 全譯碼示例 A15 A14 A13 A16 C B A E3 138 2764 A19 A18 A17 A12～ A0 CE Y6 E2 E1 IO/M 1C000H 1DFFFH 全 0 全 1 0 0 0 1 1 1 0 0 0 0 1 1 1 0 地址范圍 A12～ A0 A19A18A17A16A15A14 A13 片選端譯碼小結(jié) ? 存儲芯片的片選控制端可以被看作是一根最高位地址線 ? 在系統(tǒng)中 ， 主要與地址發(fā)生聯(lián)系：包括 地址空間的選擇 （ 接系統(tǒng)的 IO/M*信號 ）和 高位地址的譯碼選擇 （ 與系統(tǒng)的高位地址線相關(guān)聯(lián) ） ? 對一些存儲芯片通過片選無效可關(guān)閉內(nèi)部的輸出驅(qū)動機制 ， 起到降低功耗的作用 4. 存儲芯片的讀寫控制 ? 芯片 OE*與系統(tǒng)的讀命令線相連 ? 當芯片被選中 、 且讀命令有效時 ，存儲芯片將開放并驅(qū)動數(shù)據(jù)到總線 ? 芯片 WE*與系統(tǒng)的寫命令線相連 ? 當芯片被選中 、 且寫命令有效時 ，允許總線數(shù)據(jù)寫入存儲芯片 存儲芯片與 CPU的配合 ? 存儲芯片與 CPU總線的連接 ， 還有兩個很重要的問題： ? CPU的總線負載能力 ? CPU能否帶動總線上包括存儲器在內(nèi)的連接器件 ? 存儲芯片與 CPU總線時序的配合 ? CPU能否與存儲器的存取速度相配合 1. 總線驅(qū)動 ? CPU的總線驅(qū)動能力有限 ? 單向傳送的地址和控制總線 ， 可采用三態(tài)鎖存器和三態(tài)單向驅(qū)動器等來加以鎖存和驅(qū)動 ? 雙向傳送的數(shù)據(jù)總線 ， 可以采用三態(tài)雙向驅(qū)動器來加以驅(qū)動 2. 時序配合 ? 分析存儲器的存取速度是否滿足CPU總線時序的要求 ? 如果不能滿足： ? 考慮更換芯片 ? 總線周期中插入等待狀態(tài) TW 切記：時序配合是連接中的難點 教學要求 1. 了解各類半導體存儲器的應用特點； 2. 熟悉半導體存儲器芯片的結(jié)構(gòu)； 3. 掌握典型芯片的引腳功能； 4. 理解 SRAM讀寫原理 、 DRAM讀寫和刷新原理 、 EPROM和 EEPROM工作方式 第 9章教學要求 （續(xù)） 5. 掌握存儲芯片與 CPU連接的方法 ，特別是片選端的處理； 6. 了解存儲芯片與 CPU連接的總線驅(qū)動和時序配合問題 。 習題 實驗 SRAM實驗 ? 參考實驗指導書 提示
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