【正文】 111 1111B 4個 SRAM片的片內(nèi)地址線各 13位 (A0~A12)，分別與CPU的 A1~A13一一對應相連。 A15~A19：置 1 M/IO*：置 1 15位： A1 A13~A A0 動態(tài)存儲器的連接 刷新時注意： 1）存儲器不與外部數(shù)據(jù)總線相連。 2）刷新是按行進行的。 不與 CPU交換信息 只是內(nèi)部的刷新 例：用 4K 1位 DRAM芯片組成一個 8K 8位的存儲體。分析： 1）每 8片 構成一個 4K 8位芯片組，需 2組， 共 16片。 2）讀 /寫周期中， 首先 選中芯片組中的一個（ IO/M*及片選地址信號 A12控制）， 其次 片內(nèi) CE*、 R/W*控制對被選中的 8片存儲單元進行讀 /寫。 3）刷新周期中， 首先 選中兩個芯片組（ IO/M*及 刷新命令的 共同控制下）， 其次 當 CPU發(fā)出一個刷新命令時，在刷新行地址信號選通下，整個存儲器所有 16片芯片中的 同一行 同時被刷新，列地址處于高阻態(tài)。 即 16個芯片的刷新次數(shù)同單片的刷新次數(shù)。 對于刷新次數(shù)： 4K 1位 DRAM芯片的存儲矩陣排列為 64行 64列， 只要在 2ms內(nèi)將所有 64行 輪流刷新一遍即可。 6+6 根據(jù) CPU及 DRAM的型號不同，刷新方式也不同，常有 3種： (1) 定時集中刷新。 對所有基本存儲電路逐行順序地刷新，刷新期間不能進行讀 /寫操作，刷新結(jié)束后再開始工作周期。 如對 32 32的存儲矩陣進行刷新，讀 /寫周期為 s，刷新間隔為 2ms，則總共有 5000個周期。其中有 4968個工作周期 ( s)， 32個刷新周期 ( s)。 系統(tǒng)工作速度越高，刷新對系統(tǒng)工作速度的影響越小。 2ms 8μ s~20μ s 死時間 (2) 非同步刷新。 必須設計讀 /寫周期與刷新周期的選擇電路。當兩者出現(xiàn)沖突時，會因此而增加讀 /寫周期的時間。 (3) 同步式刷新。 在每一個 指令周期中 利用 CPU不進行讀 /寫操作的時間進行刷新操作。 因而減少了特別增設的刷新操作時間，有利于高速化，且線路也不復雜，采用較多。 刷新與 CPU的操作 定時 小結(jié)： SRAM、 ROM與 CPU的接口 ◆ 1 SRAM、 ROM存儲器芯片容量： M 8 連線時注意： A、 D、 CS*、 WE*、 OE* ◆ 2 8088CPU外部數(shù)據(jù)總線、 AB、 WR*、 RD*、 IO/M* ◆ 3 8086CPU偶體與低 8位相連，用 A0=0連接 CS*。 奇體與高 8位相連，用 BHE*=0連 CS* 。 ◆ 4 譯碼器：由 芯片數(shù) 確定連 CS* 其輸入端接： A ；輸出端連 CS*以確定地址區(qū)域。 ◆ 5 DRAM與 CPU的接口 DRAM存儲器芯片容量： M 1 刷新：按行刷新， T刷新 =T讀寫 微型計算機存儲器系統(tǒng)組成 ◆ SRAM（ Static RAM）： 速度快，集成度低，功耗大成本高，適用于小容量存儲器。 PC機中用做 Cache。 ◆ DRAM（ Dynamic RAM）：速度慢，集成度高，功耗小成本低，適用于大容量存儲器。 PC機中用做 內(nèi)存條 。 ◆ ROM： EEPROM系統(tǒng)自檢、 BIOS等。 ◆ MOS的靜態(tài)：功耗低存放 CMOS參數(shù)。 ◆ 虛存 ：虛擬內(nèi)存容量，彌補內(nèi)存和外存間的容量差距，具有提供大容量和程序編址的優(yōu)點，最大限度地減少慢速外存對 CPU的影響。 1. 32位存儲器的組成 單字節(jié) 數(shù)據(jù)的地址可以是任意 (奇 /偶地址 )； 雙字節(jié) 數(shù)據(jù)，常以偶地址為低 8位數(shù)據(jù)地址； 4字節(jié) 數(shù)據(jù)，最低 2位為 0的地址作為低 8位數(shù)據(jù)地址， 80486微處理器為了實現(xiàn) 8位、 16位和 32位數(shù)據(jù)的訪問，設有 4個字節(jié)選擇控制信號引腳 BE3*~BE0*。 設有 4個字節(jié)選擇控制信號引腳： BE3*、 BE2*、 BE1*、 BE0*。 0 0 0 0 D31~D2 D23~D1 D15~D D7~D0。 選擇控制信號引腳和 A1A0確定不同位置的字節(jié)。 當只寫入 高位字及其某個字節(jié) 時，該數(shù)據(jù) 自動重復 在相應低位字及其字節(jié)上。 486與 32位存儲器： ◆ 486： AB： 32位， DB： 32位即 4個字節(jié)。 ◆ 32位存儲體： 32KB=32K 8位： 分析： 1） 4個 存儲體確定不同位置的 4個字節(jié)，與 486的 DB連； 2） A A0、 BE3*、 BE2*、 BE1*、 BE0*連接 CS*； 3） A16~A2連接每個存儲體的 A14~A0； 4） A19~A18連接 24譯碼器； A1 A18連接譯碼器 CE014~ AAWE OECE014~ AAWE OECE014~ AAWE OECE014~ AAWE OE031~ DD07~ DD815~ DD1623~ DD2431~ DD1?1?1?1?0BE1BE2BE3BE216~ AAWRRD譯碼器19A18A01232. 64位存儲器的組成 Pentium系列： AB： 32位， DB： 64位 即 8個字節(jié) 。 需要 8個存儲體， BE7*~BE0*控制。 大多數(shù)系統(tǒng)中，當微處理器與存儲器接口時使用獨立的寫信號。 3. 不同字節(jié)數(shù)據(jù)的訪問控制 通常內(nèi)部是 32位數(shù)據(jù)總線，而外部是 8/l6位的。 為了實現(xiàn)連續(xù)地址的讀 /寫操作。 74LS245： 8位數(shù)據(jù)轉(zhuǎn)換電路。 數(shù)據(jù)轉(zhuǎn)換控制電路 Cache與主存儲器 高速緩沖存儲器： Cache Memory，簡稱 Cache。是介于內(nèi)存與 CPU之間的一種快速小容量 SRAM存儲器。 Cache工作原理 一次命中 一次未命中 同步 Cache 插入等待周期 在多數(shù)情況，指令是順序執(zhí)行的，指令地址的分布就是連續(xù)的，再加上循環(huán)程序段和子程序段要重復執(zhí)行多次，因此對這些地址的訪問就自然具有時間上集中分布的傾向。 程序訪問的局部性： 對局部范圍的存儲器地址頻繁訪問，而對此范圍以外的地址則訪問甚少的現(xiàn)象。 目前微機中， Cache存儲器一般裝在主機板上。為了進一步提高存取速度，在 Iel80486CPU中集成 8KB的數(shù)據(jù)和指令共用的 Cache，在 PentiumCPU中集成了 8KB的數(shù)據(jù) Cache和 8KB的指令 Cache，與主機板上的 Cache存儲器形成兩級 Cache結(jié)構。 在主存 Cache存儲體系中，所有的程序和數(shù)據(jù)都在主存中， Cache存儲器只是存放主存中的一部分程序塊和數(shù)據(jù)塊的副本，以 塊 為單位的存儲方式。 Cache和主存被分成塊，每塊由多個字節(jié)組成。由上述程序訪問的局部性原理可知， Cache中的程序塊和數(shù)據(jù)塊會使 CPU要訪問的內(nèi)容大多數(shù)情況下已經(jīng)在 Cache存儲器中， CPU的讀寫操作主要在 CPU和Cache之間進行。 Cache組織結(jié)構 1. Cache的組成 微機系統(tǒng)中 Cache由 SRAM、 TagRAM和 Cache控制器3個模塊組成： S R A MT a g R A MC a c h e 控 制 器CPU從內(nèi)存中按行存放數(shù)據(jù) 存放 Cache行的內(nèi)存地址 窺視和捆綁 修改 Cache與內(nèi)存數(shù)據(jù)一致 2. Cache的結(jié)構 讀結(jié)構 ：旁視 (LOOK Aside)和通視 (LOOK Through)高速緩存。 寫策略 ：寫通 (WriteThrough)和回寫 (WriteBack)。 通常在讀結(jié)構中也包含寫策略。 1) 旁視 Cache Cache與主存并接， 同時監(jiān)視 CPU的一個總線周期 。 Cache將 CPU發(fā)出的尋址與其內(nèi)部每個數(shù)據(jù)行的地址進行比較，如果在 Cache中，便 讀出 。否則主存將響應 CPU發(fā)出的讀周期，讀出經(jīng)系統(tǒng)數(shù)據(jù)總線送 CPU。與此同時 Cache將 捆綁來自主存 的數(shù)據(jù)行，便 CPU下次尋址時 Cache能命中。 微 處 理 器S R A MC a c h e 控 制 器T a g R A M系 統(tǒng) 接 口同時監(jiān)視及時捆綁。 若其他的總線控制設備正在訪問主存，旁視 Cache不能被微處理器訪問。 2) 通視 Cache 主存接到系統(tǒng)接口上， Cache位于 CPU和主存間，CPU發(fā)出讀總線周期在到達主存前 必先 經(jīng) Cache。 當 CPU啟動一次讀總線周期時，若 Cache命中，便不再訪問主存。否則， Cache將該讀總線周期經(jīng)系統(tǒng)接口傳至主存，由主存響應。同時， Cache將 捆綁 從主存讀出的數(shù)據(jù)行，便 CPU下次訪問該數(shù)據(jù)行時，能命中。 先訪問再捆綁， 系統(tǒng)的主控設備訪問主存時，微處理器仍能訪問通視 Cache， 通視 Cache的工作效率較旁視 Cache高，電路復雜。 微 處 理 器C a c h e 控 制 器 T a g R A MS R A M系 統(tǒng) 接 口3) 寫策略 采用寫通策略或回寫策略，解決 Cache更新內(nèi)容丟失現(xiàn)象。 由于 Cache中所保存的內(nèi)容是主存中某一小部分內(nèi)容的副本，實際運行時應保持 Cache中的內(nèi)容與主存相應部分內(nèi)容一致。否則，若 Cache某一位置內(nèi)容更新后，未能及時更新主存相應部分，則稍后新寫入 Cache的數(shù)據(jù)正好要寫入剛被更新過的 Cache某位置，這樣，剛被更新過的 Cache某位置的數(shù)據(jù)便被覆蓋，而主存中相應部分也未保存該數(shù)據(jù)。 寫通策略 ：指每當微處理器對 Cache某一位置更新數(shù)據(jù)時， Cache控制器隨即將這一更新數(shù)據(jù) 寫入主存 的相應位置上，使主存隨時擁有 Cache的最新內(nèi)容。 優(yōu)點：及時寫入內(nèi)存，不會發(fā)生更新數(shù)據(jù)的丟失。 缺點：對主存寫操作的總線周期頻繁，影響了系統(tǒng)的操作速度。 回寫策略： 每當微處理器對 Cache中某一位置更新數(shù)據(jù)時，該更新的數(shù)據(jù)并不立即由 CPU寫入主存相應位置，而是由 Cache暫存 起來，這樣，微處理器可繼續(xù)執(zhí)行其他操作。同時，當系統(tǒng) 總線空閑 時由 Cache控制器將此更新數(shù)據(jù) 寫回主存 相應部分。 先檢查更新位，為 1， Cache 中更新過，主存中未更新過，將該位置原存數(shù)據(jù)寫回主存相應部分后，再向該位置寫入新數(shù)據(jù)。為 0則寫入新數(shù)據(jù)。 作業(yè)：