【正文】 作業(yè)： 。 先檢查更新位，為 1， Cache 中更新過，主存中未更新過，將該位置原存數(shù)據(jù)寫回主存相應部分后，再向該位置寫入新數(shù)據(jù)。 回寫策略： 每當微處理器對 Cache中某一位置更新數(shù)據(jù)時，該更新的數(shù)據(jù)并不立即由 CPU寫入主存相應位置，而是由 Cache暫存 起來，這樣，微處理器可繼續(xù)執(zhí)行其他操作。 優(yōu)點：及時寫入內(nèi)存，不會發(fā)生更新數(shù)據(jù)的丟失。否則，若 Cache某一位置內(nèi)容更新后，未能及時更新主存相應部分，則稍后新寫入 Cache的數(shù)據(jù)正好要寫入剛被更新過的 Cache某位置，這樣，剛被更新過的 Cache某位置的數(shù)據(jù)便被覆蓋，而主存中相應部分也未保存該數(shù)據(jù)。 微 處 理 器C a c h e 控 制 器 T a g R A MS R A M系 統(tǒng) 接 口3) 寫策略 采用寫通策略或回寫策略，解決 Cache更新內(nèi)容丟失現(xiàn)象。同時， Cache將 捆綁 從主存讀出的數(shù)據(jù)行，便 CPU下次訪問該數(shù)據(jù)行時，能命中。 當 CPU啟動一次讀總線周期時，若 Cache命中，便不再訪問主存。 若其他的總線控制設備正在訪問主存，旁視 Cache不能被微處理器訪問。與此同時 Cache將 捆綁來自主存 的數(shù)據(jù)行，便 CPU下次尋址時 Cache能命中。 Cache將 CPU發(fā)出的尋址與其內(nèi)部每個數(shù)據(jù)行的地址進行比較，如果在 Cache中，便 讀出 。 通常在讀結(jié)構(gòu)中也包含寫策略。 Cache組織結(jié)構(gòu) 1. Cache的組成 微機系統(tǒng)中 Cache由 SRAM、 TagRAM和 Cache控制器3個模塊組成： S R A MT a g R A MC a c h e 控 制 器CPU從內(nèi)存中按行存放數(shù)據(jù) 存放 Cache行的內(nèi)存地址 窺視和捆綁 修改 Cache與內(nèi)存數(shù)據(jù)一致 2. Cache的結(jié)構(gòu) 讀結(jié)構(gòu) ：旁視 (LOOK Aside)和通視 (LOOK Through)高速緩存。 Cache和主存被分成塊，每塊由多個字節(jié)組成。為了進一步提高存取速度，在 Iel80486CPU中集成 8KB的數(shù)據(jù)和指令共用的 Cache，在 PentiumCPU中集成了 8KB的數(shù)據(jù) Cache和 8KB的指令 Cache，與主機板上的 Cache存儲器形成兩級 Cache結(jié)構(gòu)。 程序訪問的局部性： 對局部范圍的存儲器地址頻繁訪問，而對此范圍以外的地址則訪問甚少的現(xiàn)象。是介于內(nèi)存與 CPU之間的一種快速小容量 SRAM存儲器。 74LS245： 8位數(shù)據(jù)轉(zhuǎn)換電路。 3. 不同字節(jié)數(shù)據(jù)的訪問控制 通常內(nèi)部是 32位數(shù)據(jù)總線，而外部是 8/l6位的。 需要 8個存儲體， BE7*~BE0*控制。 486與 32位存儲器： ◆ 486： AB： 32位， DB： 32位即 4個字節(jié)。 選擇控制信號引腳和 A1A0確定不同位置的字節(jié)。 設有 4個字節(jié)選擇控制信號引腳： BE3*、 BE2*、 BE1*、 BE0*。 ◆ 虛存 ：虛擬內(nèi)存容量，彌補內(nèi)存和外存間的容量差距，具有提供大容量和程序編址的優(yōu)點，最大限度地減少慢速外存對 CPU的影響。 ◆ ROM： EEPROM系統(tǒng)自檢、 BIOS等。 ◆ DRAM（ Dynamic RAM）：速度慢，集成度高，功耗小成本低，適用于大容量存儲器。 ◆ 5 DRAM與 CPU的接口 DRAM存儲器芯片容量： M 1 刷新：按行刷新， T刷新 =T讀寫 微型計算機存儲器系統(tǒng)組成 ◆ SRAM（ Static RAM）： 速度快，集成度低，功耗大成本高，適用于小容量存儲器。 奇體與高 8位相連，用 BHE*=0連 CS* 。 因而減少了特別增設的刷新操作時間，有利于高速化，且線路也不復雜，采用較多。 (3) 同步式刷新。 必須設計讀 /寫周期與刷新周期的選擇電路。 系統(tǒng)工作速度越高，刷新對系統(tǒng)工作速度的影響越小。 如對 32 32的存儲矩陣進行刷新，讀 /寫周期為 s，刷新間隔為 2ms，則總共有 5000個周期。 6+6 根據(jù) CPU及 DRAM的型號不同，刷新方式也不同，常有 3種： (1) 定時集中刷新。 即 16個芯片的刷新次數(shù)同單片的刷新次數(shù)。 2）讀 /寫周期中， 首先 選中芯片組中的一個（ IO/M*及片選地址信號 A12控制）， 其次 片內(nèi) CE*、 R/W*控制對被選中的 8片存儲單元進行讀 /寫。 不與 CPU交換信息 只是內(nèi)部的刷新 例：用 4K 1位 DRAM芯片組成一個 8K 8位的存儲體。 A15~A19：置 1 M/IO*：置 1 15位： A1 A13~A A0 動態(tài)存儲器的連接 刷新時注意： 1）存儲器不與外部數(shù)據(jù)總線相連。 4）同理， RAM3和 RAM4也應有相同的片選信號，組成另一個 8K 16位的芯片組。 RAM 4屬奇體，數(shù)據(jù)線與 CPU的高 8位連， BHE*=0為片選。 2） 32KB CPU分奇體和偶體，各 16KB。 A I/O 16位 例 設有 8KB SRAM，組成 8086CPU的 32KB存儲空間， 要求地址域為 F8000H~FBFFFH和 FC000H~FFFFFH，試畫出 SRAM與 CPU的連線。 2. SRAM以及 ROM芯片與 8086 CPU總線的連線 分析： 1） SRAM、 ROM存儲器芯片 (組 )容量： M N 2） 8086 CPU外部數(shù)據(jù)總線： 3） 8086CPU地址總線共 20位，可尋址 1MB存儲空間被分成兩個 512K*8位的存儲體，其中： 偶體 的 8位 D與系統(tǒng)的低 8位 (D0~D7)相連，偶體用 A0=0作為 CS*。 分析： 2817A及 6116的單片容量都為： 2K 8位。 6） RAM的 WE*與 CPU的 WR*相連接。 CPU的 A13/14分別接 兩個輸入端， A15~A19及 IO/M*信號 連接控制端。 3） 8088 CPU的 AB： 20條；外部數(shù)據(jù)總線： 8條 4）相連時，數(shù)據(jù)線、低 13條地址線一一對應。 分析： 1） UVEPROM單片容量為 8K 8位， 需 2片。 慢 /容量大 /功耗小，內(nèi)存 快 /容量小 半導體存儲器接口的基本技術(shù) 8088/8086系統(tǒng)中的內(nèi)存儲器接口 1. SRAM、 ROM存儲器芯片與 8088 CPU總線的連接 分析： 1） SRAM、 ROM存儲器芯片 (組 )容量： M N 2） 8088 CPU外部數(shù)據(jù)總線： 3）相連時， 8位的 數(shù)據(jù)總線一一對應相連接。異步 DRAM、 SDRAM ◆ 9 ROM： 由單向選擇開關(guān)組成。 DRAM： 基本存儲電路用 MOS管柵和源極之間的電容 C來存 ◆ 7 刷新： 保持電容 C中信息，需周期性地充電，為 2ms~8ms。 CPU執(zhí)行程序時先到 Cache中取指令和存取數(shù)據(jù)，若未命中才訪問 內(nèi)存 。 ◆ 2 半導體存儲器按材料分為： MOS型（ ROM、 DRAM及 SRAM）、雙極型 SRAM 。 閃存芯片也被用作內(nèi)存，用于內(nèi)容不經(jīng)常改變且對寫入時間要求不高的場合，如微型機的 BIOS， IC卡的數(shù)據(jù)記錄單元等。 閃存既具有非易失性、高存取速度、可讀又可寫，具有集成度高、價格低、耗電少等優(yōu)點。擦除時，將柵極接地，源極接正電壓，使浮柵中的電子泄漏，達到擦除的目的。 閃存首先由 Intel公司開發(fā)，采用 非揮發(fā)性 存儲技術(shù)，能夠在線擦除和重寫，掉電后信息可保持 10年。 可采用 二極管、雙極型三極管或 MOS三極管 作為單向?qū)ǖ倪x擇開關(guān)。 二進制 ROM中的存儲矩陣中基本存儲電路由 單向選擇開關(guān) 組成。 ROM芯片的結(jié)構(gòu)、工作原理及典型產(chǎn)品 ROM又稱固定存儲器或永久存儲器。 3)基于協(xié)議的 DRDRAM— Direct Rambus DRAM DRDRAM把地址線和部分控制線合并成一組命令線，這些引腳沒有固定的功能，而是 傳輸 按照協(xié)議規(guī)定的各種命令 ，包括指定行列地址、切換內(nèi)部狀態(tài)等命令。 在 BIOS中設置的“ 7111”或“ 5222” ,其中的 7或 5是以總線時鐘數(shù)表示的延遲， 1或 2是突發(fā)模式下傳輸一次數(shù)據(jù)需要的時鐘數(shù)。 1)延遲時間 ： 是指當高速緩存沒有命中時，從 CPU發(fā)出讀數(shù)據(jù)請求到取回數(shù)據(jù)所需要經(jīng)過的時間 。當芯片處于低功耗情況(CKE及時鐘禁止 )時芯片自行刷新。 ◆ SDRAM通常支持 兩種刷新 方式： 1)自動刷新 (Autoefresh) 為標準方式，當 CKE有效且時鐘允許時進行 。 2)SDRAM器件在“全頁”方式時，只在時鐘脈沖的上升沿對行地址選通信號及其有關(guān)的控制信號進行采樣，即 RAS信號僅需持續(xù)一個時鐘周期，呈現(xiàn)為一窄脈沖。 1)突發(fā)數(shù)據(jù)長度可通過修改突發(fā)計數(shù)器的對應寄存器設定。通過存儲陣列體的切換，讀取效率可得到成倍提高。 ◆ SDRAM基于多存儲體結(jié)構(gòu)，內(nèi)含 2或 4個交錯的存儲陣列體 (BANK)。 2) 同步 DRAM— SDRAM ◆ 同步是指將 CPU和 RAM通過同一個系統(tǒng)時鐘的控制，SDRAM能夠把地址、控制和數(shù)據(jù)信號鎖定起來，經(jīng)過指定的時鐘數(shù) 后， CPU可以直接從數(shù)據(jù)線上獲得所需數(shù)據(jù)。 (2) EDO模式：增加了超頁讀 /寫以及超頁讀 修改 寫等操作，即利用地址預測，可在 當前讀寫周期中啟動下一個 存取單元的讀寫周期， 進而在宏觀上縮短了地址選擇的時間。多數(shù)情況下，要存取的數(shù)據(jù)在 RAM中是 連續(xù)的 。 包括 :1快速頁模式 FPM，對應的存儲器稱為 FPMDRAM 2擴展數(shù)據(jù)輸出 EDO，對應的存儲器稱為 EDODRAM。 2增加額外邏輯電路 。 RAM 在 DRAM上進行改進 :通過 縮短延遲 和 提高帶寬 來提高系統(tǒng)性能。 ◆ 刷新周期 在刷新期間列地址選通信號無效，只是通過執(zhí)行行地址有效，選中存儲矩陣中的一行單元，將其內(nèi)容分別讀至相應的內(nèi)部讀出放大器后又重新寫回單元。 ◆ 頁模式周期 在該模式下， 行地址選通信號 不變， 但其脈沖寬度有 一個最大限度 ,可連續(xù)掃描有限個列。刷新周期通常為2ms~8ms。即使無“讀操作”，電荷泄漏也會造成信息丟失。當激光束掃描光盤的軌道時，利用光學反射原理，通過相應的傳感器將光學信號轉(zhuǎn)換成數(shù)字信息，再由主機將光盤內(nèi)容讀出。 光盤的讀 /寫原理有形變、相變和磁光存儲等。 （ 3）可擦寫型光盤 可重