微機接口存儲器ppt課件-文庫吧資料
2025-01-11 10:33本頁面
【正文】 T 3 T 4T 5 T 6A BI/O I/O 六管靜態(tài) RA M 存儲電路 隨機讀寫存儲器： 靜態(tài) RAM（ SRAM） 基本存儲電路 ? 動態(tài) RAM（ DRAM） ? 動態(tài) RAM的刷新 為保持電容中的電荷不丟失 ， 必須對動態(tài) RAM不斷進行讀出和再寫入 ? 刷新放大器數(shù)據(jù)輸入/ 輸入線C行選擇信號列選擇信號T 單管動態(tài)存儲電路 動態(tài) RAM舉例 128 128 存儲矩陣1 2 8 讀出放大器1/2 ( 1/128列譯碼器) 128 128 存儲矩陣1/128行譯碼器1/128行譯碼器 128 128 存儲矩陣1 2 8 讀出放大器1/2(1/128列譯碼器)1 2 8 讀出放大器128 128存儲結(jié)構(gòu)1 2 8 讀出放大器1/4I/O門行時鐘緩沖器列時鐘緩沖器數(shù)據(jù)輸入緩沖區(qū)D IND OUTV DDV SS輸出緩沖器寫允許時 鐘緩沖器8位地址鎖存器WECASRASA 0A 4A 5A 6A 7A 3A 2A 1只讀存儲器 —— ROM ? 只讀存儲器 （ ROM） 是一種工作時只能讀出 ，不能寫入信息的存儲器 。 在使用 ROM時 ， 其內(nèi)部信息是不能被改變的 ， 故一般只能存放固定程序 ， 如監(jiān)控程序 、 BIOS程序等 。 補充：半導體存儲器芯片的結(jié)構(gòu) 地 址 寄 存 地 址 譯 碼 存儲體 控制電路 AB 數(shù) 據(jù) 寄 存 讀 寫 電 路 DB OE WE CS ① 存儲體 ? 存儲器芯片的主要部分 ， 用來存儲信息 ② 地址譯碼電路 ? 根據(jù)輸入的地址編碼來選中芯片內(nèi)某個特定的存儲單元 ③ 片選和讀寫控制邏輯 ? 選中存儲芯片 ， 控制讀寫操作 ① 存儲體 ? 每個存儲單元具有一個唯一的地址 ，可存儲 1位 （ 位片結(jié)構(gòu) ） 或多位 （ 字片結(jié)構(gòu) ） 二進制數(shù)據(jù) ? 存儲容量與地址 、 數(shù)據(jù)線個數(shù)有關(guān)： 芯片的存儲容量＝ 2M N ＝存儲單元數(shù) 存儲單元的位數(shù) M：芯片的 地址線根數(shù) N：芯片的 數(shù)據(jù)線根數(shù) ② 地址譯碼電路 譯碼器 A5 A4 A3 A2 A1 A0 63 0 1 存儲單元 64個單元 行譯碼 A2 A1 A0 7 1 0 列譯碼 A3A4A5 0 1 7 64個單元 單譯碼 雙譯碼 ? 單譯碼結(jié)構(gòu) ? 雙譯碼結(jié)構(gòu) ? 雙譯碼可簡化芯片設(shè)計 ? 主要采用的譯碼結(jié)構(gòu) ③ 片選和讀寫控制邏輯 ? 片選端 CS*或 CE* ? 有效時 ， 可以對該芯片進行讀寫操作 ? 輸出 OE* ? 控制讀操作 。 有效時 ， 數(shù)據(jù)進入芯片中 ? 該控制端對應系統(tǒng)的寫控制線 典型芯片舉例： 隨機存取存儲器 靜態(tài) RAM SRAM 2114 SRAM 6116 動態(tài) RAM DRAM 4116 DRAM 2164 靜態(tài) RAM ? SRAM的基本存儲單元是觸發(fā)器電路 ? 每個基本存儲單元存儲二進制數(shù)一位 ? 許多個基本存儲單元形成行列存儲矩陣 ? SRAM一般采用 “ 字結(jié)構(gòu) ” 存儲矩陣： ? 每個存儲單元存放多位 （ 16等 ） ? 每個存儲單元具有一個地址 ? 6116 (2K ? 8 = 16KBIT) / C E /WE / O E 方式 功 能 0 0 1 寫 D 0 ~ D 7 上數(shù)據(jù)寫入 A 0 ~ A 1 0對應單元 0 1 0 讀 A 0 ~ A 1 0 對應單元內(nèi)容輸出到 D 0 ~ D 7 上 1 非選 D 0 ~ D 7 呈高阻態(tài) 工作方式真值表 SRAM 6116 動態(tài) RAM ? DRAM的基本存儲單元是單個場效應管及其極間電容 ? 必須配備 “ 讀出再生放大電路 ” 進行刷新 ? 每次同時對一行的存儲單元進行刷新 ? 每個基本存儲單元存儲二進制數(shù)一位 ? 許多個基本存儲單元形成行列存儲矩陣 ? DRAM一般采用 “ 位結(jié)構(gòu) ” 存儲體： ? 每個存儲單元存放一位 ? 需要 8個存儲芯片構(gòu)成一個字節(jié)單元 ? 每個字節(jié)存儲單元具有一個地址 動態(tài) RAM舉例 128 128 存儲矩陣1 2 8 讀出放大器1/2 ( 1/128列譯碼器) 128 128 存儲矩陣1/128行譯碼器1/128行譯碼器 128 128 存儲矩陣1 2 8 讀出放大器1/2(1/128列譯碼器)1 2 8 讀出放大器128 128存儲結(jié)構(gòu)1 2 8 讀出放大器1/4I/O門行時鐘緩沖器列時鐘緩沖器數(shù)據(jù)輸入緩沖區(qū)D IND OUTV DDV SS輸出緩沖器寫允許時 鐘緩沖器8位地址鎖存器
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