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2025-01-25 23:17本頁(yè)面
【正文】 已有的邏輯運(yùn)算器件進(jìn)行編程設(shè)計(jì)，不需要加工任何掩?；蜻B線，可以反復(fù)修改設(shè)計(jì)，設(shè)計(jì)周期和風(fēng)險(xiǎn)最低； 通常用于檢驗(yàn)功能設(shè)計(jì)的正確性； 目前主要采用 CPLD和 FPGA兩類 PLD器件進(jìn)行設(shè)計(jì)。 門(mén)陣列的設(shè)計(jì)特點(diǎn) 在功能塊的邏輯設(shè)計(jì)時(shí)，應(yīng)盡量將功能單元分割為由 23輸入基本邏輯表達(dá)的形式，盡量尋求公共項(xiàng)，減少正反變量之和，從而減小單元門(mén)的使用量。 半定制設(shè)計(jì)：基于門(mén)陣列（ GA）的設(shè)計(jì) 為了簡(jiǎn)化版圖設(shè)計(jì)，提高設(shè)計(jì)效率，可以采用標(biāo)準(zhǔn)門(mén)單元進(jìn)行初步設(shè)計(jì)，待設(shè)計(jì)通過(guò)驗(yàn)證后，再對(duì)各局部功能單元進(jìn)行優(yōu)化； 對(duì)于產(chǎn)量規(guī)模不大的器件，也可以直接采用這種方式進(jìn)行生產(chǎn)。 CBIC設(shè)計(jì)層次 全局布局布線的設(shè)計(jì) 根據(jù)各功能塊之間的關(guān)系和布線數(shù)量的需求，布置各功能塊在芯片上的位置，設(shè)計(jì)各布線區(qū)的寬度和連線走向，這也會(huì)涉及到標(biāo)準(zhǔn)單元的布局處理； 對(duì)于輸出到較長(zhǎng)互聯(lián)線的邏輯單元，需要考慮設(shè)計(jì)具有足夠驅(qū)動(dòng)能力的輸出緩沖單元。1 BAZ ??CBIC設(shè)計(jì)層次 對(duì)標(biāo)準(zhǔn)單元的設(shè)計(jì) 通常按照性能優(yōu)化原則，通過(guò)調(diào)整每個(gè)晶體管的寬度，可以在性能和面積上做到最大限度的優(yōu)化； 在統(tǒng)一規(guī)范條件下對(duì)各種常用的邏輯功能單元（各種組合邏輯或時(shí)序邏輯單元）進(jìn)行設(shè)計(jì)，形成庫(kù)單元； CBIC設(shè)計(jì)
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