【正文】 目的。 clk1=~clk1。 d500) begin count=1139。 always (posedge clk) begin count=count+1。 reg clk1。 input clk。 圖 31：數(shù)字頻率計(jì)原理方框圖 本章小結(jié) 本章旨在介紹該設(shè)計(jì)的總體設(shè)計(jì)方案，先介紹了設(shè)計(jì)思路和頻率計(jì)的基本工作原理，最后給出了原理方框圖，逐步深入，很直觀(guān)的對(duì)總體設(shè)計(jì)進(jìn)行了闡述， 以 便于 下一步設(shè)計(jì)的展開(kāi) 。 數(shù)字頻率計(jì)原理方框圖 該測(cè)頻法頻率計(jì)是八位十進(jìn)制數(shù)字頻率計(jì)，它由一個(gè)測(cè)頻控制信號(hào)發(fā)生器，測(cè)頻計(jì)數(shù)模塊，和一個(gè)輸出信號(hào)鎖存器組成。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。 本設(shè)計(jì)采用自頂向下的設(shè)計(jì)思路，利用 Verilog 硬件描述語(yǔ)言對(duì)頻率計(jì)進(jìn)行設(shè)計(jì)，利用 Modelsim 這一業(yè)內(nèi)十分優(yōu)秀的仿真軟件對(duì)頻率計(jì)的核心模塊進(jìn)行仿 真，并在 Q uartus II 綜合開(kāi)發(fā)軟件上對(duì)設(shè)計(jì)進(jìn)行編譯優(yōu)化和總體仿真。隨著可編程邏輯器 件的廣 泛 應(yīng) 用 ， 以 EDA 工 具 作 為 開(kāi) 發(fā) 手 段 ， 運(yùn) 用 硬 件 描 述 語(yǔ) 言（ VHDL/Verilog），將會(huì)使系統(tǒng)大大簡(jiǎn)化，從而提高整體的性能。 圖 21： FPGA 開(kāi)發(fā)流程圖 本章小結(jié) 本章 分別從 FP GA 的介紹、 FP GA 的開(kāi)發(fā)環(huán)境，硬件描述語(yǔ)言的介紹， F PGA 開(kāi)發(fā)流程的介紹等幾個(gè)方面對(duì) FP GA 設(shè)計(jì)的基礎(chǔ)知識(shí)進(jìn)行了深入淺出的闡述， 通過(guò)對(duì) FP GA 設(shè)計(jì)的相關(guān)基礎(chǔ)知識(shí) 的介紹 ，便于 對(duì) 下文進(jìn)一步 進(jìn)行介紹 的展開(kāi) 。 以上的任何一步出現(xiàn)問(wèn)題，都要回到相應(yīng)的步驟進(jìn)行重新設(shè)計(jì)，知道滿(mǎn)足要求為止。任何仿真或驗(yàn)證步驟出現(xiàn)問(wèn)題，就需要根據(jù)錯(cuò)誤定位返回到相應(yīng)的步驟更改或者重新設(shè)計(jì)。示波器和邏輯分析儀是邏輯設(shè)計(jì)的主要調(diào)試工具。這些工具通過(guò)對(duì)設(shè)計(jì)的 IBIS、 HS PIC E等模型的仿真，能較好地分析高速設(shè)計(jì)的信號(hào)完整性、電磁干擾等電路特性。一般來(lái)說(shuō)，布線(xiàn)后仿真步驟必須進(jìn)行，通過(guò)布局布線(xiàn)后仿真能檢查設(shè)計(jì)時(shí)序與 FP GA 實(shí)際運(yùn)行情況是否一致，確保設(shè)計(jì)的可靠性和穩(wěn)定性。 9 6． 時(shí)序仿真與驗(yàn)證（ modelsim）將布局布線(xiàn)的延時(shí)信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中，所進(jìn)行的仿真就叫時(shí)序仿真或布局布線(xiàn)后仿真，也叫后仿真。一般情況下，用戶(hù)可以通過(guò)設(shè)置參數(shù)指定布局布線(xiàn)的優(yōu)化準(zhǔn)則，總的來(lái)說(shuō)優(yōu)化目標(biāo)主要有兩個(gè)方面，面積和速度。 FP GA 的結(jié)構(gòu)相對(duì)復(fù)雜，為了獲得更好的實(shí)現(xiàn)結(jié)果，特別是保證能夠滿(mǎn)足設(shè)計(jì)的時(shí)序條件，一般采用時(shí)序驅(qū)動(dòng)的引擎進(jìn)行布局布線(xiàn)，所以對(duì)于不同的設(shè)計(jì)輸入，特別是不同的時(shí)序約束，獲得的布局布線(xiàn)結(jié)果一般有較大的差異。所謂布局（ P lace），就是指將邏輯網(wǎng)表中的硬件原語(yǔ)或者底層單元合理地適配到 FP GA 內(nèi)部的固有硬件結(jié)構(gòu)上，布局的優(yōu)劣對(duì)設(shè)計(jì)的最終結(jié)果（在速度和面積兩個(gè)方面）影響很大。因?yàn)橹挥衅骷拈_(kāi)發(fā)商最了解器件的內(nèi)部結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件開(kāi)發(fā)商提供的工具。 5． 實(shí)現(xiàn)與布局布線(xiàn)（ Q uartusII 中實(shí)現(xiàn)），綜合結(jié)果的本質(zhì)是一些由與、或、非門(mén)，觸發(fā)器， RAM 等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片的實(shí)際的配置情況還有較大的差距。目前主流綜合工具日益成熟，對(duì)于一般性的設(shè)計(jì)，如果設(shè)計(jì)者確信自己標(biāo)注明確，沒(méi)有綜合歧義發(fā)生，則可省略該步驟。綜合后仿真雖然比功能仿真精確一些，但是只能估計(jì)門(mén)延時(shí)，不能估計(jì)線(xiàn)延時(shí)，仿真結(jié) 果與布線(xiàn)后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確。 8 4． 綜合后仿真 （ modelsim） ，綜合完成后需要檢查綜合結(jié)果是否與設(shè)計(jì)一致，做綜合后仿真。通過(guò)仿真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。 2． 功能仿真 （ modelsim），電路設(shè)計(jì)完成以后，要用專(zhuān)用的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。波形輸入和狀態(tài)機(jī)輸入方法是兩種常用的輔助設(shè)計(jì)輸入方法：使用波形輸入時(shí)，志耘愛(ài)繪制出激勵(lì)波形與輸出波形， EDA 軟 件就能自動(dòng)地根據(jù)響應(yīng)關(guān)系進(jìn)行設(shè)計(jì)；使用狀態(tài)機(jī)輸入法時(shí)，設(shè)計(jì)者只需要畫(huà)出狀態(tài)轉(zhuǎn)移圖， EDA 軟件就能生成相應(yīng)的 HDL 代碼或原理圖，使用十分方便。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是 HDL 設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL 語(yǔ)言是 VHDL 和 Verilog HDL。但是在大型設(shè)計(jì)中，這種方法的可維護(hù)性較差，不利于模塊構(gòu)造與重用。原理圖設(shè)計(jì)輸入法在早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。 FPGA 開(kāi)發(fā)流程 的介紹 基于 EDA 工具的 FP GA/CP LD 開(kāi)發(fā)流程： 1． 電路設(shè)計(jì)與輸入 (Q uartusII 中可直接進(jìn)行 )，電路設(shè)計(jì)與輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給 EDA 工具。 設(shè)計(jì)人員通過(guò)計(jì)算機(jī)對(duì) HDL 語(yǔ)言進(jìn)行邏輯仿真和邏輯綜合，方 7 便高效地設(shè)計(jì)數(shù)字電路及其產(chǎn)品。當(dāng)然，如果您是集成電路（ AS IC）設(shè)計(jì)人員，則必須首先掌握 verilog，因?yàn)樵?IC 設(shè)計(jì)領(lǐng)域， 90％以上的公司都是采用 verilog進(jìn)行 IC 設(shè)計(jì)。掌握其中一種語(yǔ)言以后，可以通過(guò)短期的學(xué)習(xí)，較快的學(xué)會(huì)另一種語(yǔ)言。 選擇 VHDL 還是 verilog HDL？這是一個(gè)初學(xué)者最常見(jiàn)的問(wèn)題。 1990 年CADENC E 公司公開(kāi)發(fā)表了 Verilog HDL,并成立 LVI 組織以促進(jìn)Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 13641995. Verilog HDL 的最大特點(diǎn)就是易學(xué)易用，如果有 C 語(yǔ)言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把 Verilog HDL 內(nèi)容安排在與 AS IC 設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于 HDL語(yǔ)言本身是專(zhuān)門(mén)面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。 1985 年 Moorby推出它的第三個(gè)商用仿真器 VerilogXL,獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣應(yīng)用。前者由 Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購(gòu)）開(kāi)發(fā)。 Verilog HDL 是一種硬件描述語(yǔ)言（ HDL:Hardware Discrip tion Language），是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。就有波形出來(lái)了。wave 窗口剛打開(kāi)時(shí)是空的，需要在 objects 窗口的 add wave signals in region。然后選中它，右鍵， simulate（左鍵雙擊也可） ； 4. ModelS im 有很多窗口，一開(kāi)始只要選擇 view 下面的 objects 和 wave 窗口就行了。有 clk、 ena、 reset輸入， t 作為輸出 ； 2. 打開(kāi) Modelsim，首先 create project，工程名隨意取了，比如命名為 test，目錄設(shè)在 modelsimS tudy 下，默認(rèn)的庫(kù) work 不變（這樣就不用管什么建立庫(kù)之類(lèi)的東西了）。 ModelSim 的使用方法： 1. 在 F 盤(pán)建立一個(gè)目錄 modelsimS tudy。 SE 版和 O EM 版在功能和性能方面有較大差別，比如對(duì)于大家都關(guān)心的仿真速度問(wèn)題，以 Xilinx 公司提供的 O EM 版本 ModelS im XE 為例，對(duì)于代碼少于40000 行的設(shè)計(jì)， ModelS im S E 比 ModelS im XE 要快 10 倍；對(duì)于代碼超過(guò) 40000 行的設(shè)計(jì)， ModelS im S E 要比 ModelS im XE 快近 40 倍。 主要特點(diǎn)： 1. RTL 和門(mén)級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真； 2. 單內(nèi)核 VHDL 和 Verilog 混合仿真； 3. 源代碼模版和助手，項(xiàng)目管理； 4. 集成了 性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流 C haseX、 S igna l Spy、虛擬對(duì)象 Virtual Object、 Memory 窗口、 Assertion 窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能 ； 5. 對(duì) SystemC 的直接支持，和 HDL 任意混合； 5 6. 支持 SystemVerilog 的設(shè)計(jì)功能； 7. 對(duì)系統(tǒng)級(jí)描述語(yǔ)言的最全面支持， S ystemVerilog, S ystemC , PSL。 軟件仿真環(huán)境 —— Models im 的介紹 Mentor 公司的 ModelS im 是業(yè)界最優(yōu)秀的 HDL 語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和Verilog 混合仿真的仿真器。而且 Q uartus II擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。 Altera 提供的宏功能模塊與 LMP 函數(shù)有以下幾個(gè)方面： 1. 算術(shù)組件：包括累加器，加 法器，乘法器和 LMP 算術(shù)函 數(shù)； 2. 門(mén)電路：包括多路復(fù)用器和 LMP 門(mén)函數(shù) ； 3. I/O 組件：包括時(shí)鐘數(shù)據(jù)恢復(fù)（ C DR），鎖相環(huán)（ P LL），雙數(shù)據(jù)速率（ DDR），千兆位收發(fā)器塊（ GXB）， LVDS 接收 4 器和發(fā)送器， PLL 重新配置和遠(yuǎn)程更新宏功能模塊 ； 4. 存儲(chǔ)器編譯器：包括 F IFO Partit ioner， ROM 和 ROM 宏功能模 塊； 5. 存儲(chǔ)組件：包括存儲(chǔ)器，移位寄存器宏模塊和 LMP 存儲(chǔ)器函數(shù)。參數(shù)含義，使用方法，硬件描述語(yǔ)言模塊參數(shù)設(shè)置以及調(diào)用方法都可以在 Q uartusII 中的 HELP 中查閱到。 本設(shè)計(jì)在實(shí)現(xiàn)原理圖輸入多層次設(shè)計(jì)的同時(shí)，大量運(yùn)用了 QuartusII 的元件庫(kù)， LMP 是參數(shù)可設(shè)置模塊庫(kù)（ Library of Parameterized Modules）的縮寫(xiě)， Altera 提供的可參數(shù)化宏功能模塊和 LMP 函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。 Q uartus II 提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便的進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Q uartus II 是 A lter a 前一代 F P GA/C P LD 集成環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好、使用便捷。因此， F P GA 的使用非常靈活。當(dāng)需要修改 F P GA 功能時(shí)，只需換一片 EP RO M 即可。掉電后， FP GA 恢復(fù)成白片， 3 內(nèi)部邏輯關(guān)系消失，因此， F P GA 能夠反復(fù)使用 。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式。 3. F P GA 內(nèi)部有豐富的觸發(fā)器和 /IO引腳 ； 4. F P GA 是 AS IC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一 ； 5. F P GA 采用高速 C MOS 工藝，功耗低，可以與 C MOS、 TTL電平兼容。使用 FP GA 器件，一般可在幾天到幾周內(nèi)完成一個(gè)電子系統(tǒng)的設(shè)計(jì)和制作，可以縮短研制周期，達(dá)到快速上市和進(jìn)一步降低成本的要求。這樣就實(shí)現(xiàn)了滿(mǎn)足用戶(hù)要求的專(zhuān)用集成電路，真正打到了用戶(hù)自行設(shè)計(jì)、自行研制和自行生產(chǎn)集成電路的目的。 FP GA 器件及其開(kāi)發(fā)系統(tǒng)是開(kāi)發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)。 本設(shè)計(jì)所能達(dá)到的技術(shù)指標(biāo)如下： 1. 能測(cè)量輸入信號(hào)的頻率范圍為 1hz～ 99Mhz； 2. 波形可以是方波等任何有固定頻率的信號(hào)； 3. 運(yùn)用硬件描述語(yǔ)言和原理圖法進(jìn)行設(shè)計(jì)； 4. 運(yùn)用 Quartus II 軟件進(jìn)行設(shè)計(jì)和 Modelsim 軟件仿真。隨著可編程邏輯器件（ CP LD/FP GA）的廣泛應(yīng)用，以 EDA 工具作為開(kāi)發(fā)手段，運(yùn)用硬件描述語(yǔ)言（ VHDL/Verilog），將使整個(gè)系統(tǒng)大大簡(jiǎn)化 ，提高整體的性能和可靠性。 Altera 公司提供的Quartus II 軟件進(jìn)行 FP GA 設(shè)計(jì)開(kāi)發(fā)流程，根據(jù)設(shè)計(jì)需要可以進(jìn)行原理圖、硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)，并進(jìn)行編譯仿真，配合 Modelsim 仿真軟件測(cè)試設(shè)計(jì)功能的實(shí)現(xiàn)。近年來(lái)，隨著電子設(shè)計(jì)技術(shù)的飛速發(fā)展，數(shù)字電路的研究及應(yīng)用出現(xiàn)了廣闊的空間。 1 第 1 章 緒論 課題背景 與意義 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，頻率的測(cè)量就顯得尤為重要，而頻率計(jì)的研究工作更具有重大的科研意義 。 由于大規(guī)模和超大規(guī)模數(shù)字集成電路技術(shù)、數(shù)據(jù)通信技術(shù)與單片機(jī)技術(shù)的結(jié)合，數(shù)字頻率計(jì)發(fā)展進(jìn)入了智能化和微型化的新階段。利用 FP GA（ F ield P rogrammable Gate Array）的設(shè)計(jì)軟件可以將設(shè)計(jì)好的程序 “燒寫(xiě) ”到 FP GA 器件 中，如同自行設(shè)計(jì)集成電路一樣，可以節(jié)省電路開(kāi)發(fā)的費(fèi)用與