【正文】 在設(shè)計實現(xiàn)中 ,使用條件判斷語句一定要慎重 ,盡量使用 “if else”這種 完整的判斷結(jié)構(gòu)。好的代碼風格使得優(yōu)化結(jié)果能更上一層樓 ,而不良的代碼風格卻使得優(yōu)化結(jié)果常常南轅北轍。 最近 FPGA 的配置方式已經(jīng)多元化！編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程。不久以前， Synplicity 與 Xilinx 宣布成立超大容量時序收斂聯(lián)合工作小組，旨在最大程度幫助地系統(tǒng)設(shè)計工程師以更快、更高效的方式應(yīng)用 65nm 吉林農(nóng)業(yè)大學本科畢業(yè)設(shè)計 27 FPGA 器件。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、 DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。 例如，領(lǐng)先 FPGA 廠商 Xilinx 最近推出的 Virtex5 系列采用 65nm 工藝，可提供高達 33 萬個邏輯單元、 1,200 個 I/O 和大量硬 IP 塊。 如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低 FPGA 與PCB 并行設(shè)計的復雜性等問題，一直是采用 FPGA 的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。 FPGA 應(yīng)用領(lǐng)域 有通信領(lǐng)域；消費電子市場； 汽車電子領(lǐng)域等；隨著工藝的不斷提升 ,FPGA 帶來的密度增加、成本降低、升級靈活等優(yōu)勢將更加彰顯，未來我們還將看到它在消費電子、汽車電子等領(lǐng)域發(fā)揮更多的作用。因此， FPGA 的使用非常靈活。當需要修改 FPGA功能時，只需換一片 EPROM 即可。掉電后， FPGA 恢復成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復使用。用戶可以根據(jù)不同的配置模式，采用不 同的編程方式。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、ALTERA 公司的 FIEX 系列等。 （ 7） FPGA 作為通用處理器或 DSP 軟件處理的硬件協(xié)處理器，能夠增強功能，改善吞吐量，減小系統(tǒng)成本和降低系統(tǒng)功率 [22]。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 FPGA 的基本特點主要有： （ 1） 采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。因此， FPGA 的使用非常靈活。當需要修改 FPGA 功能時 ，只需換一片 EPROM 即可。掉電后， FPGA 恢復成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復使用 [20]。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。而現(xiàn)在最強大的單片 機系統(tǒng)甚至可以將聲音、圖像、網(wǎng)絡(luò)、復雜的輸入輸出系統(tǒng)集成在一塊芯片上。盡管他的大部分功能集成在一塊小芯片上，但是它具有一個完整計算機所需要的大部分部件： CPU、內(nèi)存、內(nèi)部和外部總線系統(tǒng)，目前大部分還會具有外存。隨著功耗和成本的進一步降低， FPGA 還將進入更多的應(yīng)用領(lǐng)域。 FPGA 的使用非常靈活，同一片 FPGA 通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。 FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。隨著光電科學的發(fā)展 ,采用新原理 , 應(yīng)用新技術(shù) 的各類新型光電軸角編碼器將會不斷出現(xiàn) , 并向著小型化、智能化和集成化的方向發(fā)展 , 以滿足各個領(lǐng)域多種應(yīng)用場合的需要。 目前 FPGA已在下述領(lǐng)域得到了廣泛的 應(yīng)用 ：通信領(lǐng)域， 現(xiàn)代通信 系統(tǒng)也正朝著功能更強、體積更小，速度更快、功耗更低的方向發(fā)展，而 FPGA 在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的要求，已廣泛應(yīng)用于民用的移動電話、程控交換機、集群電臺、廣播發(fā)射機和調(diào)制解調(diào)器，軍用的雷達設(shè)備、圖象處理儀器、遙控遙測設(shè)備、加密通信機中 [19]。使用 FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB面積，提高系統(tǒng)的可 行 性。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。 FPGA能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的 74系列電路，都可以用 FPGA來實現(xiàn)。 3． FPGA 介紹與設(shè)計 FPGA是英文 Field Programmable Gate Array的縮寫 即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯門陣列邏輯可編程邏輯器件等可編程器 件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。該控制器正常工作在 60MHz的頻率下 , 如果頻率更高時 , 可能由于 FPGA的時延和時鐘抖動等帶來不穩(wěn)定因素。如果需要更快的響應(yīng)速度則需要對邏輯內(nèi)部進行優(yōu) 化。在用于較短突發(fā)長度的操作時 , 該控制器的內(nèi)部狀態(tài)機示意圖如圖 2。列選等待時間 /CAS Latency設(shè)為 3 個時鐘周期 , 突發(fā)順序設(shè)為 Sequential 。 每次連續(xù)讀 寫后 , 在回到 IDLEA 狀態(tài)之前 ,都用 PALL命令對所有的 BANK進行了充電。對 HM5264165 而言 , A21 ～ A10映射到行地址 A11～ A0, A A8 作為 BANK選擇信號映射到 SDRAM的 A1 A12, A7～ A0映射到 SDRAM的列地址 A7～ A0。這樣 , 利用讀命令之間和寫命令之間可以連續(xù)操作的功能 , 由控制器來自動產(chǎn)生地址計數(shù)和 BANK選擇 , 連續(xù)向 SDRAM給出讀寫命令直到操作完成 , 即實現(xiàn)了任意長度的突發(fā)。 (需要注意 , 在用于低于 40MHz的工作頻率時 , 需從新計算相應(yīng)的刷新 計數(shù)值。 因為主狀態(tài)機對刷新請求響應(yīng)的優(yōu)先極比讀寫請求高 , 所以在給出刷新請求后最多等待一次連續(xù)讀寫操作完成的時間即可響應(yīng)并完成一行的刷新。 （ 3） 實現(xiàn)原理 刷新計數(shù) ： 使用一個 10位計數(shù)器循環(huán)計數(shù) , 當計數(shù)值達到設(shè)定的計數(shù)時間后 , 給出刷新請求。在讀和寫時都必須在信號 Hold的上升沿 ， 同時將讀寫信號 SDRAM_ RW和訪問地址 Addr_ in置為正確值 , 并保持到收到訪問應(yīng)答信號 Holda后。在檢測到 SDRAM控制器模塊給出訪問應(yīng)答信號 Holda后即開始從 Data_ biu_ in寫入數(shù)據(jù)。讀完全部數(shù)據(jù)后將等待訪問請求 有刷新請求？ 有讀寫請求？ 地址鎖存，激活第一個 BANK 并等待 trrd 激活第二個BANK 并等待 trrd SDRAM_RW 為高？ 開始寫操作 開始讀操作 讀寫請求HOLD 有效？ 讀寫請求HOLD 有效？ 寫命令保持，列地址加 1 清除應(yīng)答信號HOLDA 對所有BANK 充電 等待 trp 讀命令保持，列地址加 1 INIT_END=’1’ NO Yes No Yes No Yes No Yes No AUTO REFRESH 等待 trc Yes 等待 SDRAM 初始化完成 吉林農(nóng)業(yè)大學本科畢業(yè)設(shè)計 23 Hold置低即完成一次讀操作。s internal state machine schematic drawing （ 1）讀操作 SDRAM_BIU模塊在有讀請求時 , 將訪問請 求信號 Hold和讀 /寫信號 SDRAM_ RW置高電平 ,同時在 Addr_ in上給出讀操作的起始地址。對邏輯內(nèi)部 ( SDRAM_ BIU模塊 )的接口信號包括 : 訪問 SDRAM 請求和響應(yīng)信號 Hold、 Holda、讀 /寫信號輸入 SDRAM _ RW、 22位地址輸入信號吉林農(nóng)業(yè)大學本科畢業(yè)設(shè)計 22 Addr_ in、 32位數(shù)據(jù)輸入、輸出信號 Data_ biu_ in和 Data_ biu_ out。 end SDRAM_ CTRL_ SUC。 Data_ biu _ out: out STD _ LOGIC_ VECTOR (31 down to 0) 。 Addr_ in: in STD _ LOGIC _ VECTOR ( 21 down to 0) 。 Data_ valid: out STD_ LOGIC。 SDRAM_ B IU interface Hold: in STD _ LOGIC。 [CS RAS CASWE ] Data_ DRAM: inout STD _ LOGIC _ VECTOR (31 down to 0) 。 Bank _ sel: out STD _ LOGIC _ VECTOR ( 1 down to 0) 。 Clk: in STD_ LOGIC。它們通過一個仲裁模塊 SDRAM_ BIU接到 SDRAM控制器模塊 SDRAM _CTRL上。以上行邏輯為例 , 兩個模塊 RCV_TRANS和 SEG分別對 SDRAM 寫和讀 , 另一個模塊 CPU_INTER對SDRAM讀和寫。 FPGA和 SDRAM的時鐘信號都是由時鐘驅(qū)動芯片 3807給出。 該 SDRAM控制器與 SDRAM的 結(jié)構(gòu)框圖如圖 7: 圖 7 SDRAM控制器與 SDRAM的結(jié)構(gòu)框圖 Fig. 7 SDRAM controller and SDRAM structure diagram SDRAM控制器使用 XILINX的 XCV300FPGA實現(xiàn) , 工作頻率 40MHz。因此設(shè)計需要一個SDRAM控制器 ,以便對 SDRAM進行控制。 吉林農(nóng)業(yè)大學本科畢業(yè)設(shè)計 20 SDRAM控制器的具體實現(xiàn) 在數(shù)據(jù)通信中 ,需要對上行或下行數(shù)據(jù)存儲。 通過連接不同的視頻處理模塊 ,該 SDRAM控制器可以方便地集成到不同的視頻處理系統(tǒng)中。但由于讀寫的速度不同 ,這里 需要對讀 FIFO進行多次讀 ,在當寫滿寫 FIFO時自動切換狀態(tài)機。本系統(tǒng)中還有個關(guān)鍵性的問題就是讀寫 SDRAM前后的兩個 FIFO , 我們在 FPGA里面設(shè)置兩套 SDRAM的控制狀態(tài)機 ,兩狀態(tài)機一個寫另一個必定是在讀 ,其中有切換裝置。每次激活后 ,bank 保持激活狀態(tài)的最長時間由指標 tRAS決定 ,一般這一指標值大于完成一次整頁突發(fā)讀 /寫的時間。列地址空間對應(yīng)一頁的存儲器空間 ,任意讀 / 寫操作前都必須有激活命令 ,激活命令激活相應(yīng) bank 并鎖存行地址 ,激活命令到后續(xù)讀寫的延遲必須不小于 SDRAM的行地址選擇信號 RAS到 CAS的延遲時間指標 ( tRCD ) 。這里必須特別注意讀 /寫操作。 （ 4） 在讀 /寫操作要求完成或讀 /寫滿 1行后 ,使用空閑命令返回空閑狀態(tài) 。 （ 2） 刷新模式僅采用自動刷新模式 ,不采用自刷新模式 ,器件空閑時即處于連續(xù)的自動刷新狀態(tài) 。 內(nèi)部 狀 態(tài) 包 括 : 模 式 寄 存器設(shè) 置 狀 態(tài) 、激活 狀 態(tài) 、預(yù)充 電 狀 態(tài) 、寫 狀態(tài) 、讀狀態(tài) 、自動 刷 新狀態(tài)和 空閑狀態(tài) 。 考 慮到其 中一 些 狀 態(tài) 在 本 設(shè) 計 中 并 不 需 要 , 所 以 本 設(shè) 計 對 SDRAM的 狀態(tài)進行 了以下簡 化 , 根 據(jù)控 制 信號 和地 址輸 入 , SDRAM包括 多 種輸 入 命 令 : 模 式寄 存器 設(shè) 置 命 令 、激 活命 令 、預(yù) 充 電 命 令 、寫 命 令 、讀 命令 自動 刷 新命 令 與 空 閑 命 令 。 控 制器框圖 如 圖 6所示 。此外，由于采用了參數(shù)化設(shè)計思想，對特定容量的 SDRAM 的特定工作模式而言，只要根據(jù)其器件參數(shù)進行設(shè)定，該控制器就可以適用特定 SDRAM 的特定工作模式，具有一定的通用性。 結(jié)果表明，該控制器可以使得系統(tǒng)對 SDRAM 的控制非常簡單、方便。以寫操作為例，初始化結(jié)束后，只要 SDRAM 空閑，系統(tǒng)就會收到SDRAM_FREE 有效信號，此時可以發(fā)出 FPGA_WR 指令，同時給出 ADDR 地址信息，在收到反饋的 FDATA_ENABLE 有效后 ,系統(tǒng)將數(shù)據(jù)通過 DAIN 寫到SDRAM 中去，即完成寫操作，系統(tǒng)無須關(guān)心 SDRAM 的刷新和預(yù)充。 控制器 的使用及仿真時序 根據(jù)系統(tǒng)設(shè)計對 SDRAM 讀寫要求的不同，對控制器進行簡單的參數(shù)修改 (主要是初