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畢業(yè)設(shè)計(jì)-基于fpga的電路設(shè)置(參考版)

2024-12-07 19:31本頁(yè)面
  

【正文】 從開(kāi)題到找資料,再到初、中期檢查的準(zhǔn)備、論文的撰寫(xiě)以及設(shè)計(jì)中遇到的其他問(wèn)題,他都給以了我悉心的指導(dǎo)??傊?,為了制作一個(gè)完美的實(shí)驗(yàn)板,還有更多的工作等著我們深入去做。為了更好得檢測(cè)制作好的電路板,我們還得編寫(xiě)多點(diǎn)的程序,對(duì)電路板進(jìn)行更加全面的測(cè)試。而像LED點(diǎn)陣、RS串口、RS接口、USB接口、VGA接口、PS/2鍵盤(pán)鼠標(biāo)接口、串行D/A、A/D等電路則可以通過(guò)擴(kuò)展接口電路以后再擴(kuò)展。所以經(jīng)過(guò)綜合考慮后,開(kāi)發(fā)板最終設(shè)計(jì)為以EP1C6Q240C8為主,僅留有存儲(chǔ)器、數(shù)據(jù)配置、復(fù)位、實(shí)時(shí)時(shí)鐘、I/O口分配、擴(kuò)展接口、獨(dú)立按鍵及LED、液晶顯示、數(shù)碼管顯示、蜂鳴器和電源電路。本文最初的設(shè)想中所選的核心器件為EP1C6Q240C8,再配以設(shè)計(jì)了存儲(chǔ)器、數(shù)據(jù)配置、復(fù)位、實(shí)時(shí)時(shí)鐘、I/O口分配、擴(kuò)展接口、獨(dú)立按鍵及LED、液晶顯示、數(shù)碼管顯示、蜂鳴器和電源、LED點(diǎn)陣、RS串口、RS接口、USB接口、VGA接口、PS/2鍵盤(pán)鼠標(biāo)接口、串行D/A、A/D等電路。為了達(dá)到此目標(biāo),本開(kāi)發(fā)板在FPGA最小系統(tǒng)的基礎(chǔ)上,設(shè)計(jì)了存儲(chǔ)器、數(shù)據(jù)配置、復(fù)位、實(shí)時(shí)時(shí)鐘、I/O口分配、擴(kuò)展接口、獨(dú)立按鍵及LED、液晶顯示、數(shù)碼管顯示、蜂鳴器和電源電路等。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變,F(xiàn)PGA可以完成所需要的邏輯功能。 26第4章 結(jié)論第4章 結(jié)論本文主要介紹了FPGA實(shí)驗(yàn)板的制作。 通過(guò)上面的按鍵控制LED實(shí)驗(yàn),我們可以簡(jiǎn)單檢測(cè)一下實(shí)驗(yàn)板。 將Altera ByteBlasterII下載電纜的兩端分別接到PC機(jī)的打印機(jī)并口和實(shí)驗(yàn)板的JTAG下載口上,打開(kāi)電源,執(zhí)行下載命令,把程序下載到FPGA器件中。將未使用的引腳設(shè)置為三態(tài)輸入。b11111111。b11110000。 //是鍵K3,則給寄存器賦值0xf8839。b11111011: led_r =839。b11111100。 //是鍵K1,則給寄存器賦值0xfe839。b11111110: led_r r=839。 //輸出鍵值always(k) //過(guò)程1begin buffer_r=k。 //定義寄存器reg[7:0] buffer_r。 //定義鍵盤(pán)輸入口 24第3章 實(shí)驗(yàn)板的測(cè)驗(yàn)output[7:0] led。 module kled(k,led)。實(shí)驗(yàn)步驟如下:?jiǎn)?dòng)Quartus II建立一個(gè)空白工程。本測(cè)驗(yàn)希望的結(jié)果是:按下按鍵,LED有相應(yīng)的反應(yīng)。當(dāng)該I/O口被設(shè)置為輸入口使用時(shí),該I/O控制模塊將直接使三態(tài)緩沖區(qū)的控制端接地,使得該I/O引腳對(duì)外呈高阻態(tài),這樣改I/O引腳即可用作專(zhuān)用輸入引腳。硬件原理圖如圖281所示。在上一章節(jié)中介紹了實(shí)驗(yàn)板的硬件制作,本節(jié)通過(guò)一個(gè)簡(jiǎn)單的按鍵控制LED顯示,檢測(cè)硬件成功與否。1117系列生產(chǎn)廠家多,并且各種不同的輸出電壓值都有,方便設(shè)計(jì)時(shí)靈活選擇。因此,盡量把所有的I/O都引出,同時(shí)應(yīng)分類(lèi)引出,并且排列比較連貫。在設(shè)計(jì)FPGA實(shí)驗(yàn)板時(shí),一般要注意一下幾方面:(1)必需的功能:除看EP1C6芯片之外,測(cè)試用發(fā)光二極管指示燈,JTGA口,I/O口引排陣,有源晶振電路等。最后通過(guò)開(kāi)板和焊接好元器件就可得到我們想要的實(shí)驗(yàn)板。將完整電路生成網(wǎng)絡(luò)表導(dǎo)入PCB圖,放置好原件。FPGA供電電源電路如圖2102所示。模擬地和數(shù)字地是通過(guò)0Ω電阻進(jìn)行隔離,以降低噪聲干擾。 。3SPX1117系列LDO芯片輸出電流可達(dá)800mA,輸出電壓的精度在1%~+1%以?xún)?nèi),還具有電流限制和熱保護(hù)功能。通過(guò)CZ1外接5V電源。(VCCINT)以及PLL。電路中的COM16(I2C_COM)是對(duì)外的邏輯分析儀測(cè)試點(diǎn)及接口。由于I2C 總線已經(jīng)提供了上拉電阻,所以此處沒(méi)有再加上拉電阻。實(shí)時(shí)時(shí)鐘芯片采用的是I2C接口的低功耗的CMOS實(shí)時(shí)時(shí)鐘/日歷芯片PCF8563T,它提供一個(gè)可編程時(shí)鐘輸出,一個(gè)中斷輸出和掉電檢測(cè)器,所有的地址和數(shù)據(jù)通過(guò)I2C總線接口串行傳遞。液晶驅(qū)動(dòng)電路如圖284所示。電路中的COM3(SEG_COM)和COM6(DIG_COM)是對(duì)外的邏輯分析儀測(cè)試點(diǎn)以及接口。 圖282 蜂鳴器控制電路 七段數(shù)碼管顯示電路七段數(shù)碼管顯示電路如圖283所示,RP4B_1~RP4B_RP4_5~ RP4_RP6_1~ RP6_8是段碼上的限流電阻,位碼由于電流較大,采用了三極管驅(qū)動(dòng)。因此可以利用一個(gè)PWM來(lái)控制BEEP,通過(guò)改變PWM的頻率來(lái)得到不同的聲響,也可以用來(lái)播放音樂(lè)。 圖281所示 按鍵已LED電路 17電子科技大學(xué)成都學(xué)院課程設(shè)計(jì) 蜂鳴器電路如圖282所示,蜂鳴器用PNP三極管進(jìn)行驅(qū)動(dòng)控制,并使用交流蜂鳴器。通過(guò)這些功能電路,硬件驗(yàn)證變得更加直觀、明了。 圖273 FPGA擴(kuò)展接口電路 15電子科技大學(xué)成都學(xué)院課程設(shè)計(jì)各引腳的功能見(jiàn)表274。COM12(PACK_COM)是操作PACK的連線接口。PACK上還有6個(gè)I/O口,這樣就極大地方便了與外部I/O器件進(jìn)行連接。圖271 PACK2接口電路 外設(shè)PACK接口電路PACK接口電路如圖272所示,通過(guò)PACK,用戶(hù)可擴(kuò)展各種功能的總線型外設(shè)。還可擴(kuò)展其他的用戶(hù)電路。這既可以防止主板面積過(guò)大,也方便后續(xù)對(duì)電路的檢測(cè)。 擴(kuò)展接口電路為了方便外設(shè)和其他功能電路的擴(kuò)展,在本開(kāi)發(fā)板設(shè)計(jì)方案中增加了各種接口電路。 FPGA I/O口分配電路FPGA I/O口分配電路如圖261所示。圖251 系統(tǒng)時(shí)鐘電路 一個(gè)48MHz的有源晶振作為系統(tǒng)的時(shí)鐘源。當(dāng)輸入時(shí)鐘頻率較低時(shí),可以使用FPGA的內(nèi)部PLL調(diào)整FPGA所需的系統(tǒng)時(shí)鐘,使系統(tǒng)運(yùn)行速度更快。 時(shí)鐘電路FPGA內(nèi)部沒(méi)有振蕩電路,使用有源晶振是比較理想的選擇。 11電子科技大學(xué)成都學(xué)院課程設(shè)計(jì)圖241復(fù)位電路在圖241中,SW6是復(fù)位按鍵用于手動(dòng)復(fù)位,作為調(diào)試程序是用。 表233 配置模式設(shè)置MSEL1MSEL0配置模式00AS主動(dòng)(串行配置器件)01PS被動(dòng)(CPLD控制)00或1JTAG配置 復(fù)位電路由于FPGA芯片的高速、低工作電壓導(dǎo)致其噪聲容限低,所以對(duì)電源的紋波、瞬態(tài)響應(yīng)性能、時(shí)鐘源的穩(wěn)定性和電源監(jiān)控可靠性等諸多方面也提出了更高的要求,開(kāi)發(fā)板的復(fù)位電路使用了I2C存儲(chǔ)器的電源監(jiān)控芯片CAT1025SI30(~)提高了系統(tǒng)的可靠性??梢酝ㄟ^(guò)設(shè)置FPGA上的MSEL0和MSEL1兩個(gè)引腳的狀態(tài)來(lái)選擇表231中所列配置模式中的一種來(lái)進(jìn)行FPGA的配置。這4個(gè)引腳分別與FPGA的DCLK、DATA0、ASDO以及nCSO引腳相連接(這4個(gè)引腳有設(shè)有內(nèi)部弱上拉,以確保懸空時(shí)狀態(tài)的穩(wěn)定)。圖232 配置電路 10第2章 FPGA開(kāi)發(fā)板原理圖分析
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