【正文】 。 end process。 end if。 when others=state =x_idle。state=x_stop。txds:=39。139。 end if。 else xt16:=xt16。 then state =x_idle。 —狀態(tài)4，將待發(fā)數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換 when x_stop= —狀態(tài)5，停止發(fā)送狀態(tài) if xt16=01111 then if xmit_cmd_p=39。xbitt:=xbitt+1。 end if。 else xt16:=xt16+1。 end if。xbitt:=0。 end if 。039。 else xt16:=xt16+1。 when x_start= —狀態(tài)2，發(fā)送信號至起始位 if xt16=01111 then state =x_wait。 else state =x_idle 。 txd_done=39。139。139。039。 then state =x_idle。begin if resett=39?！x中間變量 variable xbitt :integer:=0。 signal tt :integer:=0。architecture Behavioral of transfer is type states is (x_idle,x_start,x_wait,x_shift,x_stop)。 txd_done:out std_logic)。 —定義輸入輸出信號 txdbuf:in std_logic_vector(7 downto 0):=11001010。entity transfer is generic (framlent :integer :=8)。use 。（4）：UART發(fā)送器()library ieee。end process。 end case。state=r_start。139。state=r_wait。when r_sample=rbufs(rt):=rxd_sync。state=r_wait。 count:=0000。 else state =r_sample 。 end if。 end if 。 else count :=count+1。 then if count =0100 then state =r_wait 。 when r_center= —狀態(tài)2，求出每位的中點 if rxd_sync =39。039。 else state =r_start。039。 then state=r_center。 —復(fù)位 elsif rising_edge (bclkr) then case state is when r_start = —狀態(tài)1，等待起始位 if rxd_sync=39。 then state =r_start。begin if resetr =39?！x中間變量 variable rt: integer:=0。end process。139。039。039。 signal rxd_sync:std_logic。architecture Behavioral of reciever is type states is (r_start,r_center,r_wait,r_sample,r_stop)。 rbuf:out std_logic_vector(7 downto 0))。 port(bclkr,resetr,rxdr:in std_logic。use 。use 。end cc。end process。end if。clk_bit=not clk_bit。039。) thenclk_t=0000。beginprocess(clk,resetb)beginif(resetb=39。architecture cc of last issignal clk_t : unsigned(3 downto 0)。 bclk: out std_logic)。entity last isport (resetb : in std_logic。use 。（2）波特率發(fā)生器模塊()library ieee。 u3:transfer port map(bclkt=b,resett=reset,xmit_cmd_p=xmit_cmd_p_in,txdbuf=txdbuf_in, txd=txd_out,txd_done=txd_done_out)。 begin u1:baud port map(clk=clk32mhz,resetb=reset,bclk=b)。 end ponent。 ponent baud Port (clk,resetb:in std_logic。 txd_done:out std_logic)。 txdbuf:std_logic_vector(7 downto 0)。 end ponent。 r_ready:out std_logic。 —接收數(shù)據(jù)緩沖end top。 txdbuf_in :in std_logic_vector(7 downto 0)。entity top is port(clk32mhz,reset,rxd,xmit_cmd_p_in:in std_logic。use 。最后，謹(jǐn)向所有關(guān)心、幫助和支持過我的老師、同學(xué)和家人們表示衷心的感謝！附錄1附錄附錄2附錄33 主要程序（1）主程序library ieee。當(dāng)我在學(xué)習(xí)生活中遇到一些問題和煩惱時，是他們給予我及時的幫助和熱心的鼓勵，我會加倍珍惜同學(xué)之間的這種友誼。四年來，學(xué)校各位老師高超的學(xué)術(shù)思想、淵博的學(xué)術(shù)知識、豐富的學(xué)術(shù)經(jīng)驗、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、豁達(dá)的為人風(fēng)格和不斷開拓進(jìn)取的科學(xué)研究風(fēng)尚都直接、間接和潛移默化地影響著我，使我始終充滿不斷求知求新和拓展學(xué)術(shù)領(lǐng)域的熱情。（8） 徐光輝．：電子工業(yè)出版社，2002（6） ：機(jī)械工業(yè)出版社，2003附錄2參考文獻(xiàn)（1）陳永剛 ．基于FPGA的通用異步收發(fā)器的設(shè)計 蘭州交通大學(xué)學(xué)報2010年2月（2）王敬美．基于FPGA和UART的數(shù)據(jù)采集器設(shè)計 電子器件 2009年4月（3）方喜波．基于FPGA串口通訊開發(fā) 計算機(jī)與信息技術(shù)（4） ,2005畢業(yè)中出現(xiàn)的困難我通過和老師的溝通、查閱相關(guān)書籍、網(wǎng)上搜索以及同學(xué)的幫助，最終得到了解決。在整個設(shè)計階段感受最為深刻的是掌握學(xué)習(xí)的方式和解決問題的方法。首先得學(xué)習(xí)軟件的安裝和使用，尤其在編譯成功后的仿真波形的測試。在這次畢業(yè)設(shè)計中使我對FPGA技術(shù)有了進(jìn)一步的認(rèn)識，F(xiàn)PGA技術(shù)注重培養(yǎng)學(xué)生的自主創(chuàng)新的意識和能力，側(cè)重使用電子系統(tǒng)的設(shè)計。并詳細(xì)討論了采用VHDL 對異步通信接口UART 的設(shè)計流程,對設(shè)計進(jìn)了功能仿真、綜合,以及靜態(tài)時序分析和時序仿真,完成了在FAGA 上實現(xiàn)UART的全過程，再通過電平轉(zhuǎn)換與PC機(jī)相連，就實現(xiàn)了與PC機(jī)的通信。本設(shè)計完全采用VHDL 語言進(jìn)行描述。結(jié)束語7 總結(jié)本文對以FPGA為核心實現(xiàn)UART與PC機(jī)之間的串口通信的整體結(jié)構(gòu)、 性能功用及各組成模塊的設(shè)計方法都做了較為詳細(xì)的研究。編寫完程序后，要編譯，編譯通過后生成VHDL文件。本課題的軟件部分是用VHDL語言設(shè)計而成的。畫硬件電路不僅可以體現(xiàn)一個人的基礎(chǔ)知識掌握這樣不僅看的時候好看，也以節(jié)約資源。⑶、硬件設(shè)計。 ⑵、確定方案。在這個過程中我經(jīng)常到圖書館查閱FPGA以及UART的相關(guān)資料，同時我也經(jīng)常上網(wǎng)搜索這方面的資料，知識總是在不斷積累的過程中了解和掌握的。 發(fā)送數(shù)據(jù)程序流程圖 Y開始波特率設(shè)置（9600bit/s）復(fù)位信號為0Y準(zhǔn)備發(fā)送(等待發(fā)送脈沖信號)發(fā)送數(shù)據(jù)起始位移位等待數(shù)據(jù)轉(zhuǎn)換？換？發(fā)送停止位發(fā)送完成準(zhǔn)備發(fā)送下一帖數(shù)據(jù)完成N 圖20 數(shù)據(jù)發(fā)送模塊流程圖 接收數(shù)據(jù)程序流程圖開始波特率設(shè)置（9600bit/s）復(fù)位信號為0Y準(zhǔn)備接收接收起始位（邏輯0超過1/4個位時間為起始位）RXD_SYNC=0RXD_SYNC=1數(shù)據(jù)位是否為8位？Y