專用集成電路概念及設(shè)計流程(參考版)
2025-03-01 02:23本頁面
【正文】 ④ 優(yōu)化的版圖設(shè)計 盡量充分利用版芯面積 , 合理布局 , 減小連線長度 ,減少無用區(qū)等。③ 優(yōu)化的器件設(shè)計 盡量減小器件版圖尺寸。② 優(yōu)化的電路設(shè)計 用最少的器件實現(xiàn)特定的邏輯功能。 17降低成本的方法 (cont.)? 增大 n:– 增大 wafer尺寸 ( 2英寸 4英寸 5英寸 8英寸 12英寸 …) 這種方法需要工藝設(shè)備更新?lián)Q代的支持 , 工藝設(shè)備的更新?lián)Q代反過來使每一大園片的加工成本 Cp也有所提高– 減小芯片面積 , 使得在相同直徑的大圓片上可以做更多的芯片電路 這種方法會不斷要求工藝特征尺寸變小 ( …), 加工成本 Cp也會有所提高18在確定工藝下減小芯片面積的方法① 優(yōu)化的邏輯設(shè)計 用最少的邏輯部件完成最多的系統(tǒng)功能。一個芯片上如果有一個缺陷 , 那芯片功能就難以保證。? 電路形式對速度、功耗的影響– 同是雙極型器件， ECL電路快于 TTL電路（后者器件進(jìn)入深飽和區(qū)而前者只達(dá)臨界飽和點）– 同是 MOS型器件， CMOS電路功耗低于單純NMOS或 PMOS電路（后者有靜態(tài)功耗而前者無靜態(tài)功耗）15ASIC成本? 每個芯片 (chip)的成本可用下式估算 :? 總成本 = 設(shè)計成本 + 光罩成本 + 制造成本
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