【正文】 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ? ASIC開發(fā)系統(tǒng) – 用可編程 ASIC(FPGA/CPLD)芯片構(gòu)成 ASIC，要有相應(yīng)的開發(fā)軟件 ,它一般包括 : ? 設(shè)計輸入軟件 (Design Entry) ? 單元庫 (Library) ? 仿真軟件 。圖 () 為 Actel的內(nèi)部可編程連線結(jié)構(gòu)示意圖。因而這種連線資源的延時通常是不可預(yù)測的。 XC3000系列的布線資源有通用連線、直接連線及水平和垂直長線幾種，它的通用連線在CLB與 CLB或 CLB與 IQB的行列之間，由水平金屬線段和垂直金屬線段組成，通過開關(guān)矩陣把各線段連在一起。 ? 圖 (4這種結(jié)構(gòu)的設(shè)計系統(tǒng)一般允許設(shè)計者對布線作速度或邏輯單元數(shù)目等性能方面的限制性要求。信號按一定的規(guī)則通過行通道、列通道在 LAB之間及LAB與 I/O之間傳輸，它們的連線延遲基本也是固定的 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ? 統(tǒng)計型互連結(jié)構(gòu) ? 統(tǒng)計型互連結(jié)構(gòu)的設(shè)計系統(tǒng)，在執(zhí)行相同的功能時每次給出不同的布線模式。 FastTrack是由一系列水平和垂直的連續(xù)式布線通道組成。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ?圖 (4它使得一個 LAB的輸出很方便地與另一個 LAB 的輸入相連。 MAX7000的所有專用輸入， I/0控制和宏單元輸出均饋送到 PIA， PIA把這些信號送到整個器件內(nèi)的各個地方。16) 為MAX7000 系列器件的結(jié)構(gòu)示意圖。 ? Altera公司器件屬確定型互連結(jié)構(gòu)。 – 類似 PAL的確定型結(jié)構(gòu)， – 類似于門陣列的統(tǒng)計型結(jié)構(gòu) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ? 確定型互連結(jié)構(gòu) 確定型結(jié)構(gòu)提供的互連特性是在實(shí)現(xiàn)相同功能時每次實(shí)現(xiàn)相同的布線模式。因此這種 ANDOR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。以Altera公司的 MAX系列 CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。同時 CPLD結(jié)構(gòu)的乘積項陣列用到線與結(jié)構(gòu)和上拉電阻，故增加了靜態(tài)功耗。因此這種 ANDOR陣列結(jié)構(gòu)能夠產(chǎn)生輸入變量的任意組合邏輯。以 Altera公司的 MAX系列 CPLD為例，它的宏單元中的邏輯陣列是由可編程寬輸入的與陣列和固定的或門及異或門組成。 它可以完成任何輸 ? 入為二變量的功能、大部分三變量功能及某些四變量功能。圖 (4當(dāng)置 a為邏輯 1時，多路開關(guān)實(shí)現(xiàn)或的功能， f=s+b。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ? 多路選擇器型可編程邏輯單元結(jié)構(gòu) 多路選擇器型可編程邏輯單元結(jié)構(gòu)中基本的構(gòu)成部分是多路選擇器 (Mux)， 它是利用多路開關(guān)的特性來形成不同的邏輯功能。每個存儲器只用 1半，即用兩個三輸入的 8X1存儲器分別存入 So， Co的值。 其邏輯方程為 : ? So=Ao+Bo+Co， Co=AoCi+BoCi+AoBo ? 用查找表結(jié)構(gòu)實(shí)現(xiàn)一位全加器，要求查找表有三個以上的輸入端和二個以上的輸出端。一位全加器有三個輸入 Ao， Bo和進(jìn)位輸入 Ci。APEX20K系列也具有 LUT結(jié)構(gòu)。目前采用這種結(jié)構(gòu)的產(chǎn)品有 Xlinx的 XC3000，XC4000， XC5000系列及 Spartan系列和 Virtex系列 。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ? – 可編程邏輯單元是可編程 ASIC的核心，是可編程 ASlC器件實(shí)現(xiàn)各種邏輯功能的基礎(chǔ)，目前可編程 ASIC的邏輯單元結(jié)構(gòu)主要有以下幾類 : – 基于查找表 LUT(LookupTable)的結(jié)構(gòu) – 基于多路選擇器 (MUX)的結(jié)構(gòu) – 基于傳統(tǒng) PLD結(jié)構(gòu)的可編程邏輯單元 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ?基于查找表型 (LUT)可編程邏輯單元結(jié)構(gòu) 基于查找表型可編程邏輯單元結(jié)構(gòu)的器件，其組合邏輯功能是通過“查找表”來實(shí)現(xiàn)的。 – 浮柵編程技術(shù)的工藝較復(fù)朵，功耗比較高。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ?浮柵編程技術(shù) – 浮柵編程技術(shù)包括 EPROM、 EEROM及閃速存儲器(Flash Memory)。美國的 QuickLogic公司及 Xlinx8100系列，也采用反熔絲技術(shù)。 – 主要缺點(diǎn)是一次性編程，成本相對提高。 – 反熔絲編程的優(yōu)點(diǎn) : ? 開關(guān)面積小，導(dǎo)通電阻低。熔絲技術(shù)用于 PROM， PLD器件中，編程時把熔絲編程器件的熔絲燒斷。T公司的DRCA系列產(chǎn)品等。每個 SRAM編程點(diǎn)一般需要 67個 NMOS管實(shí)現(xiàn)，因此芯片的面積相對較大。通常用一個 PROM或 EPROM器件實(shí)現(xiàn)。 – 編程控制是用 SRAM單元去控制傳輸門或多路選擇器，每個靜態(tài)存儲單元載入配置數(shù)據(jù)中的一位，控制 FPGA邏輯單元陣列中的一個編程選擇。 – 可編程 ASIC的編程技術(shù)主要可分為 ? 靜態(tài) RAM (SRAM)編程技術(shù) ? 浮柵編程技術(shù) ? 反熔絲編程技術(shù) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ?SRAM編程技術(shù) – SRAM編程技術(shù)是由靜態(tài)存貯單元來實(shí)現(xiàn)編程控制的。按布線延遲可否預(yù)先估算，可編程互連資源可分為統(tǒng)計型和確造型二類 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ? 可編程邏輯器件是通過可編程開關(guān)來實(shí)現(xiàn)器件內(nèi)部連線和邏輯功能塊的編程控制。 ? 要求 1/0塊能兼容多個電壓標(biāo)準(zhǔn) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ?可編程連線資源提供邏輯功能塊與邏輯功能塊之間及邏輯功能塊與 I/O之間的連線。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第四章 可編程 ASIC ?可編程輸入一輸出塊 I/O提供外部封裝腿與內(nèi)部邏輯塊之間的接口。目前的可編程 ASIC器件中有三種不同類型的基本邏輯單元 ? 基于查找表的邏輯單元結(jié)構(gòu) ? 基于多路選擇器的邏輯單元結(jié)構(gòu)。 – CAD技術(shù)發(fā)展概況 ? 計算機(jī)輔助設(shè)計 (CAD) ? 計算機(jī)輔助測試 (CAT) 計算機(jī)輔助工程 (CAE) ? 計算機(jī)輔助制造 (CAM) ? 電子設(shè)計自動化 EDA(Electronics Design Automation) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 ? 電子設(shè)計自動化 EDA(Electronics Design Automation) – 第一代 繪圖及版圖圖形編輯 ,七十年代 IC發(fā)展初期 – 第二代 邏輯模擬和版圖設(shè)計自動化 ,八十年代，集成電路巳從中規(guī)模發(fā)展到大規(guī)模 – 第三代 概念驅(qū)動設(shè)計和 TopDown的設(shè)計方法 l。常用的核心模塊可以有 MPU、 DSP、 A/D、 D/A、 RAM、 ROM、 輸入 /輸出接口以及加法器、乘法器等。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 187。軟件塊是執(zhí)行特定操作的一般程序。設(shè)計重用的應(yīng)用一般有兩種情況。因此設(shè)計工具應(yīng)具有對重用模塊的建立 ,修改 ,調(diào)用和管理的功能 也應(yīng)具有對重用模塊和其它方式生成的模塊協(xié)同設(shè)計和界面格式轉(zhuǎn)換的能力。首先要建立設(shè)計重用模塊的系統(tǒng)級模型及相應(yīng)的模 塊庫，也就是用 VHDL或 Verilog語言編寫行為級模型，進(jìn)行行為級驗證然后是綜合優(yōu)化，直到物理設(shè)計和工藝制造，經(jīng)測試和試用證實(shí)設(shè)計正確無誤后， 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 187。設(shè)計重用在概念上是簡單的，但是實(shí)現(xiàn)起來也有一定的難度。也就是說，對于一些有價值的模塊或 IP(Intellectual Property)，設(shè)計一次，可以便用多次。在設(shè)計過程中需要硬件與軟件緊密配合，共同完成一定的電路功能，所以也稱為硬軟件協(xié)同設(shè)計 – 設(shè)計重用方法 (Design Reuse)片上系統(tǒng)的設(shè)計是極其復(fù)雜的，采用設(shè)計重用方法是行之有效的?？傊岣卟紙D質(zhì)量和布通率，滿足時序要求是布圖的目標(biāo)。前一種方法無法預(yù)測芯片大小，后一種方法比較死板苛求兩者的優(yōu)化組合是所謂混合型布線方法。通道式布線是一傳統(tǒng)方法，它要求單元排列成行，行與行之間留出互連線通道，通道寬度可以調(diào)節(jié)，以保證 100%約有通率。深亞微米的布線設(shè)計是一重要課題，金屬線的層數(shù)已從二、三層上 升到六層左右。對于 VLSI芯片設(shè)計來說，希望有一種快速的時序驅(qū)動 ,性能驅(qū)動的布局布線技術(shù)，這樣可以在短時間內(nèi)試探多種布圖的可能性，而且可以將快速預(yù)布局、預(yù)布線得到的結(jié)果反饋給綜合優(yōu)化工具，對網(wǎng)表和時序進(jìn)行優(yōu)化，這種技術(shù)也是物理設(shè)計規(guī)劃工具的基礎(chǔ) 187。已經(jīng)實(shí)現(xiàn)了布局布線自動化，但由于深亞微米設(shè)計中又出現(xiàn)了時序問題和設(shè)計數(shù)據(jù)量巨大的問題，顯然采用以前的布圖技術(shù)是無法解決 : 187。 187。這種技術(shù)通常適用于同步電路的功能驗證，但不能作時序驗證。門級模擬過程變?yōu)橄冗M(jìn)行單位延遲的功能模擬，得到門級網(wǎng)表，然后使用設(shè)計規(guī)劃工具估算由于互連線、負(fù)載、輸入信號變化速率等影響產(chǎn)生的延遲信息，再將它們和網(wǎng)表及功能模型一起模擬，得到門級功能和時序結(jié)果 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 187。傳統(tǒng)的線性延遲模型不再適用，需要建立考慮高速、低電壓、低功耗以及負(fù)載和工藝影響的模型 。對于深亞微米設(shè)計，設(shè)計的數(shù)據(jù)巨量增加，電路的時序復(fù)雜性等對模擬技術(shù)提出更高的要求。分配是將操作和數(shù)據(jù)賦給相應(yīng)的功能單元和寄存器，其目標(biāo)是便所占用的硬件資源最少。采用行為級綜合技術(shù)，這種高層次綜合的任務(wù)是實(shí)現(xiàn)從系統(tǒng)級算法描述到底層結(jié)果級表示的轉(zhuǎn)換，其核心技術(shù)是調(diào)度和分配。 總之，使布局布線能滿足電路的時序要求。例如，根據(jù)電路驅(qū)動與負(fù)載情況，調(diào)整緩沖器和驅(qū)動單元的大小私布局 。在物理級，將門級設(shè)計得到的驅(qū)動、延遲信息作一規(guī)劃分析并作為時序驅(qū)動布局布線的約束條件 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 187。它能比較精確地反映互連延遲、分布特性及 RC特性 187。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 – 綜合優(yōu)化技術(shù) 進(jìn)人深亞微米設(shè)計階段，由于互連線延遲超過單元延遲，綜合技術(shù)必須考慮由此引起的時序問題，改進(jìn)電路時序特性有以下幾點(diǎn)措施 : 187。 187。 187。 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 – ASIC設(shè)計的綜合因素考慮 : ? ASIC 設(shè)計要求 ? 軟硬件的折衷 ? ASIC的實(shí)現(xiàn)方式 ? 采用的制造工藝及工藝生產(chǎn)線 (Foundry) ? 測試 ? 封裝 ? 開發(fā)費(fèi)用和生產(chǎn)成本 ? 市場 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 – ? – 元件模型變化 – 電路元件延遲減小，互連線延遲增大 (50~70%,) – 串?dāng)_和噪聲 – 時鐘線和電源線的影響 – 功耗和散熱問題 – 鋁線的電遷移造成連線斷裂 – 熱載流子對 ASIC可靠性的影響 – 邏輯與物理的反復(fù)設(shè)計問題 ( ,次 ,10次 ) 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 – ? – 高層次設(shè)計規(guī)劃 (Floorplanning) 187。其中管腳電平 ,應(yīng)指明讀管腳采用的是 TTL或 CMOS或ECL類型的電平，同時應(yīng)指明電壓最小、最大值范圍。 ? 管腳信號特性的說明。 ? 管腳名及管腳類型 。 ? 特性說明 。但是也正因為沒有激勵，使靜態(tài)分析器無從理解電路的功能，以至于會找出實(shí)際不存在的“偽路徑” 復(fù)旦大學(xué)專用集成電路與系統(tǒng)實(shí)驗室 第二章 ASIC設(shè)計流程和方法 – LVS驗證 ( Layout versus Schematic) – (Parameter Extraction,反標(biāo)注(Back Annotation)和后仿真 (Post Layout Simulation) – 設(shè)計規(guī)則檢查 (Design Rule Check)和電學(xué)規(guī)則檢查 (Electrical Rule Check) – 商業(yè)化軟件 ? Cadence Dracula ? Mentor Graphics Calibra ? Avanti Hercul