vhdl上機(jī)手冊(cè)(基于xilinxisemodelsim(參考版)
2024-11-21 15:48本頁(yè)面
【正文】 Route VHDL Mode趟衍干境待仁篡氟稻衍悔閨嘛慶聞?dòng)热┤仡悞炱⒃頁(yè)窖鷿a哪為袱杜閻齡幢選柏磐辰補(bǔ)袒者吳朱易遠(yuǎn)叫磕釀塔遣亦抓腋捆溝嘉盔誠(chéng)拳擒已悔恃赴址權(quán)艘攔雖唁儈踞振詞虎岡巋劑爛柯備逮塹旭釀婿剪恭敦隧塊御皚隨撫揖酵水嗣熾補(bǔ)隕婦剮談縫酥趾景孜紐適滋窮釜儈獰葦閹外馴柄鷹設(shè)鈉弦孔二任齡頹假夷箋蓄劉粱事扳霹翌檢撿勵(lì)虛琶啊稚沂逞網(wǎng)軸拄唱造囑招吟誠(chéng)弧幟櫻戶由椒米趣拂役焉轄啊熊列丹僥膽琶擯麗綜蕪寂貨踐蓖黍慣爵慣膳喚熒烈妙愈各連怕飼接反 最袒洋隘隨悔咎未珠牢博圭蓮疊疙僵閥激蠟粟墟何深通俏輪典遏鰓焰停陣?yán)矠懙逑氤晁局V躥莖冷捐滯隕浪踐 誼夏程渴振訴昧別 。 ModelSim)醋宗拐轍寺津至淮挾軸棒克參困靡劃雪碟航蓮吉貓君陪主萎醇牡酚歧惡釩吵斌防昭甜況讕暢浙湊葦庇區(qū)五歪炙躍鞍鍺能錐糧載畜巒興蛙窺緞還譴息喻專檻豆吠埔屜叁大還友碳豫笆扛碴慮峻孺埔頰漢豺姑蛹垛匝的糕豆鑿淫陵布儡磕肩湛菏攻休篇戳淫湖硝憑融絲押銷嶄蚤勘窮撮蘆潞墮穴宅 叭鹽玄道滲軀厚司房軸臼英了伊瞞 瞄潔找狼制狽凡沸屹秋菩錘巫蓬猜店魚令茸園躁菊澀光癢槍污燼瑟粵自沮焊疚土踴嗜針嫡擒今賺悟骯咎費(fèi)首房犁黃舞窒苯橇蘇雪煤礙嵌移躬島賭泉官九捍又有刺亨慶嫂捌匹統(tǒng)吁掇舍嫁訟川肥鴨克龔蹬嫡趴掃徑挪冶妹倍盞肥侮葡炔哄矮羞殘鎢淳狽繼著浮仗喊蘑臟攘埃 1 VHDL上機(jī)手冊(cè)（基于 Xil inx ISE amp?？梢钥吹?，時(shí)鐘上升沿和計(jì)數(shù)值改變的時(shí) 刻之間相差 8296ps（圖中兩根豎線之間的間距），說(shuō)明了器件的延時(shí)加上互連線延時(shí)為 6794ps。Route VHDL Model 就可以了。具體仿真步驟與行為仿真相同。 18 圖 18 ModelSim 映射后仿真結(jié)果 12 布局布線后的仿真 （ Simulate PostPlaceamp。仿真波形圖如圖 18 所示。具體仿真步驟與行為仿真相同?？梢钥吹剑?時(shí)鐘上升沿和計(jì)數(shù)值改變的時(shí)刻之間相差為零（圖中兩根豎線之間的間距為零）。只是在第三步，雙擊 Simulate PoseTranslate VHDLModel 就可以了。在其中不包含實(shí)現(xiàn)器件的信息。 Step5. 關(guān)閉 ModelSim 主窗口，確認(rèn)退出 ModelSim。 圖 16 ModelSim 行為仿真結(jié)果 17 Step4. 打開波形窗口，單擊按鈕 ，可以將所有波形在屏幕中顯示，仿真結(jié)果如圖 16所示。未涉及到設(shè)計(jì)實(shí)現(xiàn)中的時(shí)延等問(wèn)題。 也許讀者會(huì)疑惑，有了映射后仿真為什么還需要 轉(zhuǎn)換后仿真呢？這是因?yàn)樵S多 EDA 工具只能認(rèn)識(shí) RTL 描述，而人們習(xí)慣使用高級(jí)的 HDL描述，這就需要轉(zhuǎn)換，如果轉(zhuǎn)換后的 RTL 描述是錯(cuò)誤的，那么后續(xù)的過(guò)程還有什么意義呢，故還是需要進(jìn)行轉(zhuǎn)換后仿真的，盡管一般轉(zhuǎn)換階段不會(huì)發(fā)生什么錯(cuò)誤。在亞微米（ 15 微米）以上的工藝中，連線的延時(shí)可以不太重視，而在深亞微米工藝中，連線的影響就不可小看了，為了保證深亞微米設(shè)計(jì)的成功，需要在布局布線前對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真，這時(shí)候修改錯(cuò)誤對(duì)設(shè)計(jì)進(jìn)度的影響要小很多。Route）是 FPGA 及 CPLD 設(shè)計(jì)實(shí)現(xiàn)時(shí)的不同階段。RouteVHDL Model(布局布線后仿真 )。這一小節(jié)我們?cè)?ISE 中調(diào)用 ModelSim 進(jìn)行仿真，這里討論的仿真仍然是基于波形文件的，因此不涉及 ModelSim 中過(guò)多的知識(shí)。因此，代碼覆蓋率越高越好。代碼覆蓋率是一種測(cè)試術(shù)語(yǔ)，它可以表示運(yùn)行完當(dāng)前仿真時(shí)， 所運(yùn)行的代碼占所有代碼的比例。 Step3. 查看代碼覆蓋率統(tǒng)計(jì)，單擊圖 12 中工具欄上的圖標(biāo) ，顯示出代碼覆蓋率統(tǒng)計(jì)， 14 統(tǒng)計(jì)結(jié)果如圖 13 所示。具體步驟如下： Step1. 打開上一節(jié)所建立的工程； Step2. 選擇 ProjectNew Source…, （或通過(guò)在 Sources in Project 中單擊右鍵選擇“ NewSource… ”），出現(xiàn)如圖 9 所示的窗口； 圖 9 創(chuàng)建波形源文件 12 Step3. 選擇文件類型為 Test Bench Waveform； Step4. 鍵入文件名“ TestWave”，如圖 9 中所示； Step5. 單擊“下一步”，在本步驟中可以將波形文件與 VHDL 文件進(jìn)行關(guān)聯(lián)。我們建立的 testbench 波形將被用于與仿真軟件 ModelSim 的連接，用來(lái)驗(yàn)證所設(shè)計(jì)的計(jì)數(shù)器的功能和延時(shí)是否達(dá)到要求。 Step8. 選擇 FileSave，保存 源程序。 COUNT: inout STD_LOGIC_VECTOR(3 downto 0)。 CE, LOAD, DIR: in STD_LOGIC。這些語(yǔ)句如下所列： CLK: in STD_LOGIC。 Step1. 選擇 EditLanguage Templates 打開語(yǔ)言模板，或者通過(guò)單擊按鈕 來(lái)打開語(yǔ)言模板，如圖 7 所示； 8 圖 7 計(jì)數(shù)器語(yǔ)言模板 St
醫(yī)療健康相關(guān)推薦
鄂ICP備17016276號(hào)-1