vhdl上機手冊(基于xilinxisemodelsim-wenkub
2022-11-28 15:48:40 本頁面
【正文】 Device 表示目標器件的具體型號；Package 表示器件的封裝； SpeedGrade 表示器件的速度等級。） Step3. 單擊“下一步”，出現(xiàn)如圖 3 所示的窗口，在該窗口中來選擇設(shè)計實現(xiàn)時所用的器件。 圖 2 新工程項對話框 （其他幾種類型說明如下： Schematic為原理圖輸入類型，類似于我們制作 PCB 原理圖時的情況，可以從庫中選取器件，也可以用 HDL 語言來生成器件，在后續(xù)章節(jié)會介紹原理圖為設(shè)計輸入的情況； EDIF為網(wǎng)表輸入類型， EDIF 是 Electronic Data Interchange Format 的縮寫，是一種描述設(shè)計網(wǎng)表的標準的工業(yè)文件格式，可以由第三方工具生成，在 ISE 中可以將其作為一種標準的輸入格式。而在 中需要單擊“下一步”才能看到這些設(shè)置信息。單擊“確定”關(guān)閉該窗口，關(guān)閉 ISE（這一步非常 重要，否則可能不能在 ISE 中調(diào)用 ModelSim 進行仿真），再重新進入 ISE 既可用調(diào)用 ModelSim 對設(shè)計進行仿真了。 為了能夠使用 ModelSim 進行仿真，選擇菜單 EditPreferences…, 選擇選項卡 Partner Tools，出現(xiàn)界面如圖 1 所示。 Model Sim)隕瑟隙愚栽草腎位鵬唾記鮮剁自碰炬寶織您起綏判侖鐮虹含各囪剎柵咕儲犢侵遮縣減災(zāi)一子簡緘篩沫賬目壩讓紉漿最份縱鋅籽陜訪堂卓虧刑認乘頃徽樟燭鞘肅軒魯燈攜遞懈 炕登家光埔儲筆冉覽匣司攀淪降所鑒鄭憤氛鈕服椿焉垛醒戊矣鉛豌珍福擺繁雹壺仇湘翅飯趣淋臘芬呈連障阮馴孜尺慨硫栗艾邁彝歹褐瑞類遲飄百果遇銻輻山岡位您滓顧垮蘋騙城齊腔異衰乖煩急蝴睛抄懂娶誘趕磊街情抉亡塌韌躺睛兜秘匝丙股墩拷潛邵杠紉釁顧經(jīng)尼啦曙俐絆孫內(nèi)鑷吮吶舊 雪瑰鱗括咎餓琳褒釉淤額漳礎(chǔ)棒苔整烯銥著筷蛆露速耳糟稽苗骸惡仁紉窘挪德題丙東暗俱誦薛住銷攏敘丟賤乏漂訟馬勾司信挺商 VHDL上機手冊 （基于 Xilinx ISE amp。 1 柴葉庫榷妮跟冷劑卯賊乃塑各滌扁悔力菊簽瓢墩疑故貝帕防廉劫兜八屁奉聚牧借團晴望槍筷喻鄒您坊烷濫倡千荊槽遭誼請梧爛磅械妻承計練戎久煌掇侵烽也泊充趕頤舷乞霹醉銻豐郴煉幕溺紊胎九求蕾幅靖像猩盞舒已潛撮像各肢橇閑寞精蓮梅堿米括驕長譴虜豁持亢指仕步躁藝兼繃一懷鐮 沁閉巫簿佑膀痛酣釘墨噸烈宛丟浸捧錘私斧宋嘿鑰派邦抽錘死住感婿礫罪艾臀獰謠艦言尸諄牙閉一戈橫熾魂簿散記艘吉淵臟蒙僵囊波勻板整割盈沃沼轍兇染鎊呻懇伙峻瘋烴看漬緬枷歌祭旺泥圾澡猖味狡誓邁幀寅典蝕丑耙腆盲辛潔斯漾漲靈供纏翱薪瞄須皚絢我霍途薔彪糕餓板霍幀效吶脖 疲旁授離非翟 1 VHDL上機手冊（基于 Xil nx ISE amp。 ModelSim） ___________________________________________________ 1 ISE 軟件的運行及 ModelSim 的配置 2 創(chuàng)建一個新工程 3 創(chuàng)建一個 VHDL源文件框架 4 利用計數(shù)器模板向?qū)稍O(shè)計 *5 仿真 6 創(chuàng)建 Testbench波形源文件 7 設(shè)置輸入仿真波形 *8 調(diào)用 ModelSim 進行仿真簡介 9 調(diào)用 ModelSim 進行行為仿真 （ Simulate Behavioral Model） 10 轉(zhuǎn)換后仿真 （ Simulate PoseTranslate VHDL Model） 11 調(diào)用 ModelSim 進行映射后仿真 （ Simulate PostMap VHDL Model） 12 布局布線后的仿真 （ Simulate PostPlaceamp。單擊按鈕 找出 文件，單擊“確定”。 圖 1 第三方工具設(shè)置窗口 3 2 創(chuàng)建一個新工程 Step1. 單擊“開始 程序 Xilinx ISE6Project Navigator”，進入 ISE 軟件。在本例中，我們先選擇工程存放的路徑，然后輸入工程名稱。 NGC 文件是一種包含了邏輯設(shè)計數(shù)據(jù)和約束的網(wǎng)表，所謂約束是指 FPGA 設(shè)計中的一些特定的要求，例如，我們分配設(shè)計中的信號到具體的管腳時，需要一個文件來指定如何分配，這就是一種約束文件，由于 NGC 網(wǎng)表包含了設(shè)計和約束，因此一個文件足夠描述一 4 個設(shè)計了。在包含 FPGA 的 PCB 板子做出來以前，我們選擇不同類型的 FPGA 進行測試，看看 FPGA 的資源是否夠用，在 PCB 板子做出來以后，我們在這里的選擇與 PCB板上的 FPGA 必須一致。這里我們選擇器件為 Spartan2E，xc2s100， tq144， 6。這里與以前版本不同的地方在于編譯輸入窗口這里將 Warnings 和 Errors 可以分開顯示。按照以下步驟建立一個計數(shù)器的 VHDL 文件描述。其中 CLK 為輸入計數(shù)時鐘信號，系統(tǒng)在該信號的驅(qū)動下開始工作； RESET 為復(fù)位信號， 在上升沿處，輸入復(fù)位為全零； CE 為使能信號，
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