【正文】 FR4 主要用于計算機、通訊設(shè)備等檔次的電子產(chǎn)品?；迨莾擅嬗秀~的樹脂板。上下底邊的差異和銅厚有關(guān)，表 82 是不同情況下梯形上下底的關(guān)系。以 TOP 層為例，當銅箔厚度為 1OZ 時，梯形的上底邊比下底邊短 1MIL。阻焊層：銅箔上面的阻焊層厚度 C2≈810um，表面無銅箔區(qū)域的阻焊層厚度 C1 根據(jù)表面銅厚的不同而不同，當表面銅厚為 45um 時 C1≈1315um，當表面銅厚為 70um 時 C1≈1718um，在用 SI9000 進行計算時，阻焊層的厚度取 即可。半固化片的介電常數(shù)與厚度有關(guān)，下表為不同型號的半固化片厚度和介電常數(shù)參數(shù)，如表81 所示。同一個浸潤層最多可以使用 3 個半固化片，而且 3 個半固化片的厚度不能都相同，最少可以只用一個半固化片，但有的廠家要求必須至少使用兩個。芯板：我們常用的板材是 S1141A，標準的 FR4，兩面包銅，可選用的規(guī)格可與廠家聯(lián)系確定。加工完成后的最終厚度大約是 44um、50um 和 67um，大致相當于銅厚 1 OZ、 OZ、2 OZ。北華航天工業(yè)學(xué)院畢業(yè)論文32圖 81 6 層板結(jié)構(gòu)參數(shù)PCB 的參數(shù)：不同的印制板廠，PCB 的參數(shù)會有細微的差異，需要與電路板廠的工程師溝通，得到該廠的一些參數(shù)數(shù)據(jù)，主要是介電常數(shù)和阻焊層厚度兩個參數(shù)各個板廠會有差別。 當制作某一特定厚度的印制板時，一方面要求合理地選擇各種材料的參數(shù)，另一方面，半固化片最終成型厚度也會比初始厚度小一些。多層板的最外層是阻焊層，就是我們常說的“綠油” ，當然它也可以是黃色或者其它顏色。外層銅箔和內(nèi)層銅箔的原始厚度規(guī)格，一般有 、1OZ、 2OZ(1OZ 約為35um 或 )三種，但經(jīng)過一系列表面處理后，外層銅箔的最終厚度一般會增加將近1 OZ 左右。而半固化片構(gòu)成所謂的浸潤層，起到粘合芯板的作用，雖然也有一定的初始厚度，但是在壓制過程中其厚度會發(fā)生一些變化。 3. core:芯板，芯板是一種硬質(zhì)的、有特定厚度的、兩面包銅的板材，是構(gòu)成印制板的基礎(chǔ)材料。半固化片可用作多層印制板的內(nèi)層導(dǎo)電圖形的黏結(jié)材料和層間絕緣。7．在使用排阻進行匹配的時候，數(shù)據(jù)組信號的排阻內(nèi)不能有其他信號組的信號。5．等長要求根據(jù)實際時鐘頻率有關(guān)，時鐘頻率較高的時候需要進行仿真。3．如果 DDR 使用較高時鐘頻率，可以考慮只使用終端電阻匹配，因為源端串聯(lián)電阻會減慢信號翻轉(zhuǎn)速度。7. 4．其他總結(jié) 1．有效的利用 DDR 內(nèi)置的 ODT，這樣既節(jié)約 PCB 空間，又能夠獲得更好的匹配效果。 Vtt 為終端匹配電阻的電源，由于具有較大的瞬時電流，設(shè)計時應(yīng)考慮電源額定電流，對于一片 DDR 負載，往往在 2A 到 3A，布線時需鋪平面，如果走線則線寬大于應(yīng) 250mil。而且無論是在 DDR 控制器端還是 DDR 器端，VREF 腳附近都應(yīng)放置去耦電容，消除高頻噪聲。目前中興庫中有專用的 DDR 終端匹配電源芯片(LP2996)，既能提供良好的參考電壓，也能滿足 DDR 的上電順序要求，該芯片的 SENSE 引腳還能根據(jù)負載處的實際壓降進行補償。 VREF 電壓作為信號接收端的參考，由于疊加在 VREF 電壓的串擾或噪聲能直接導(dǎo)致內(nèi)存總北華航天工業(yè)學(xué)院畢業(yè)論文30線發(fā)生潛在的時序錯誤、抖動和漂移。各數(shù)據(jù)組之間，以時鐘線為基準，等長差范圍設(shè)置為 0500mil。150mil。其中差分時鐘之間(CLK_P 與 CLK_N)等長不大于 5mil。 各數(shù)據(jù)組以時鐘線為準，公差+/500mil。表 71 DDR 等長規(guī)則電平標準 時鐘頻率 信號名稱 備注SSTL_CLASSI 150M CLK_FPGA1_DDR_P CLK_FPGA1_DDR_NDDRII 時鐘。一般來說，DDR3 中控制組和地址組一起走 FLYby，這個大組可以換層，而每個數(shù)據(jù)組不能必須同組同層。地址/命令組：MA[0:14]、BA0、BABARAS、CAS、WE控制組：時鐘使能 CKE、片選 CS、終端電阻選通 ODT 為一組，對內(nèi)存條來說 DIMM0用到了 CKE0、CKECS0、CSODT0、ODT1。同個數(shù)據(jù)組的信號應(yīng)該在同一個信號層上走線，換層也應(yīng)該一起換，為了方便在同一個信號層走線可以將數(shù)據(jù)位互換。ckp0 和 ckn0 為一對。當系統(tǒng)發(fā)出這一指令后，將用相應(yīng)的時鐘周期（在加電與初始化之后用 512 個時鐘周期，在退出自刷新操作后用 256 個時鐘周期、在其他情況下用 64 個時鐘周期）對導(dǎo)通電阻和 ODT 電阻進行重新校準。 新增 ZQ 校準功能：ZQ 也是一個新增的腳，在這個引腳上接有一個 240 歐姆的低公差參考電阻。 在 Reset 期間，DDR3 內(nèi)存將關(guān)閉內(nèi)在的大部分功能，所有數(shù)據(jù)接收與發(fā)送器都將關(guān)閉，所有內(nèi)部的程序裝置將復(fù)位，DLL（延遲鎖相環(huán)路）與時鐘電路將停止工作，而且不理睬數(shù)據(jù)總線上的任何動靜。這一引腳將使 DDR3 的初始化處理變得簡單。北華航天工業(yè)學(xué)院畢業(yè)論文28 DDR3 新增的重置（Reset）功能：重置是 DDR3 新增的一項重要功能，并為此專門準備了一個引腳。（Burst Length，BL）：由于 DDR3 的預(yù)取為 8bit，所以突發(fā)傳輸周期（Burst Length，BL）也固定為 8，而對于 DDR2 和早期的 DDR 架構(gòu)系統(tǒng)，BL=4 也是常用的，DDR3 為此增加了一個 4bit Burst Chop（突發(fā)突變）模式，即由一個 BL=4 的讀取操作加上一個 BL=4 的寫入操作來合成一個 BL=8 的數(shù)據(jù)突發(fā)傳輸，屆時可通過 A12 地址線來控制這一突發(fā)模式。在 DDR3 系統(tǒng)中，對于內(nèi)存系統(tǒng)工作非常重要的參考電壓 VREF 將分為兩個信號，即為命令地址與地址信號服務(wù)的 VREFCA 和為數(shù)據(jù)服務(wù)的 VREFDQ，這將有效的提高系統(tǒng)數(shù)據(jù)總線的信噪等級。DDR3 的 VDD 電壓降低至 ，比采用 的 DDR2 省電 20%左右。同時 DDR3 將地址、控制和時鐘線的端接電阻移到了內(nèi)存條上，所以主板上將不需要任何端接電阻，簡化了主板的設(shè)計，節(jié)約了空間。 概述．FLYBY 設(shè)計采用 flyby 拓撲結(jié)構(gòu)是 DDR3 的最大更新之一，主要目的是提升信號質(zhì)量，來支持更高頻率的設(shè)計。圖 69 USB 接口電路北華航天工業(yè)學(xué)院畢業(yè)論文27第七章：DDR3 的 PCB 設(shè)計實例DDR SDRAM 全稱為 Double data rate SDRAM，中文名為“雙倍數(shù)據(jù)流 SDRAM”。 圖 67 VGA 接口電路 電路電路由測試連接器和上拉電阻組成，有 5 根信號線，各信號線的作用如下：TCK：當 TAP（TEST ACCESS PORT）運行時，用于測試時鐘狀態(tài)信息；TDI（TEST DATA INPUT）：當 TAP 運行時，用于輸入測試數(shù)據(jù)；TDO（TEST OUTPUT）：當 TAP 運行時，用于輸出測試結(jié)果；TMS（TEST MODE SELECT）測試方式選擇；TEST（TEST RESET）：同步復(fù)位信號，如圖 68 所示。布線時線寬盡量加粗，推薦使用 15MIL 的走線，布線盡量遠離其他線號，盡可能進行包地處理。SPKR_R+/。 圖 65 光口電路（LDO）電路由輸入去耦電容，轉(zhuǎn)換芯片，輸出去耦電容，反饋電路組成，布線時，整個電路盡量用鋪銅的形式來處理，輸入 VIA 打在輸入電容前，輸出 VIA 打在輸出電容后；反饋電路用 20MIL 寬度處理即可，若轉(zhuǎn)換芯片有散熱焊盤時，需在散熱焊盤鋪 SHAPE，均勻加些 VIA，以便更好的散熱，如圖 66 所示。所有的外來信號都不得穿過變壓器下方，更不允許信號從初次級間跨過；常規(guī)的 RJ45 下方需做全部掏空處理，如圖 64 所示。網(wǎng)口布線注意事項：網(wǎng)口信號一般由兩對差分線組成，初級端的差分線可不控阻抗，線寬盡量粗， （一般為 12MIL）次級差分線按一般的差分線要求處理；變壓器的中心抽頭經(jīng)電容接地的信號，線寬要加粗，一般為 20MIL。百兆網(wǎng)口兩對差分線，千兆網(wǎng)口四對差分線。 圖 63 時鐘驅(qū)動電路網(wǎng)口電路由連接器， （RJ45）隔離變壓器，數(shù)據(jù)收發(fā)橋片，去耦電容，匹配電阻組成。（3）匹配電阻兩端的信號嚴格按時鐘線布線要求處理，如圖 62 所示。（2）兩根信號按差分線處理，線寬要粗些， （一般為 10MIL） ；（3）晶體的器件面需鋪 GND SHAPE，加ＧＮＤ VIA，晶體下方不能有其他同層信號穿過，如圖 61 所示?？梢赃@么說，死記硬背各種規(guī)范布線要求的工程師是不能成為真正的專家的，這需要理解要求背后真正的原因。布線時，主要遵循以下原則：嚴格計算布線通道，滿足載流能力；還要關(guān)注過孔的載流能力，合理規(guī)劃過孔數(shù)量和位置；發(fā)熱量大的芯片下方有空的位置可以大面積的加地銅，并添加地孔來加強散熱；大功率發(fā)熱量的器件的投影區(qū)內(nèi)在所有層都不要走高速線和敏感信號線；已經(jīng)添加有散熱焊盤的發(fā)熱器件，在散熱焊盤上添加過孔來加強散熱。電子設(shè)計還有一個重要趨勢就是電壓下降，功耗提升，越來越多的硬件工程師開始關(guān)注熱設(shè)計，PCB 布線作為板級熱設(shè)計的基本組成成分，也就因此變得更加重要。需要滿足載流能力，保證足夠的寬度、合理的電源通道，盡量使電源路徑短。滿足時序要求是系統(tǒng)能正常穩(wěn)定工作的關(guān)鍵，時延控制反映到 PCB 設(shè)計上就是走線的等長控制，繞等長甚至已經(jīng)成為布線工程師嘴邊的一個術(shù)語。在功率電感，變壓器等感性器件的投影區(qū)下方不要走線鋪銅；關(guān)鍵信號要布在優(yōu)選層，以地平面為參考平面；關(guān)健信號考慮使用包地處理；保證關(guān)鍵信號的布線通道，盡量吧關(guān)鍵信號的引線縮短，不與其他關(guān)鍵信號交叉；任何信號，包括信號的回流路徑，都要避免形成環(huán)路，這是 EMC 設(shè)計的重要原則之一。布線的方式分為手動布線和自動布線，在高速 PCB 設(shè)計中，自動布線目前在很多方面還不能滿足硬件工程師的高標準要求，所以一般都是手動布線來實現(xiàn)。隨著電子行業(yè)的飛速發(fā)展，數(shù)據(jù)吞吐量從單位時間幾兆、幾十兆發(fā)展到了 10Gbit/s 率的提升帶來了高速理論的飛速發(fā)展，PCB 走線不能簡單的看做連接的載體了，而是要從傳輸線的理論來分析各種分布參數(shù)帶來的影響。當然，這樣做的代價是冒一些技術(shù)風(fēng)險，甚至犧牲一半的成功率。以上為層疊設(shè)計的常規(guī)原則，在實際開展層疊設(shè)計時，PCB 工程師可以通過增加相鄰布線層的間距，縮小對應(yīng)布線層到參開層的間距，進而控制層間布線串擾率的前提下，可以使用兩信號層直接相鄰。，構(gòu)成平面電容，降低電源阻抗。，以保證汪正的回流通道。PCB 設(shè)計工程師可以根據(jù)自己所設(shè)計的對應(yīng)產(chǎn)品類型，性能指標要求，成本考慮，研發(fā)進度等綜合考慮，確定 PCB 的層數(shù)。在消費類產(chǎn)品方面，由于批量生產(chǎn)數(shù)量巨大，研發(fā)階段即使適當冒些技術(shù)風(fēng)險也要用盡量少的層數(shù)來完成 PCB 的設(shè)計，以降低批量生產(chǎn)的成本。電源、地的層數(shù)，加上布線層數(shù)構(gòu)成 PCB 的總層數(shù)。再少量的 PCB 設(shè)計中，采用了在電源地平面層布線或者在布線層走電源地網(wǎng)絡(luò)的情況。信號層顧名思義就是信號線的布線層。．Gerber 文件Gerber 文件是所有電路設(shè)計軟件都可以產(chǎn)生的文件，在電子組裝行業(yè)又稱為模版文件（stencil data）,在 PCB 制造業(yè)又稱為光繪文件。在線測試是基于單板在設(shè)計上沒有問題的前提條件下，如果器件沒有故障，單板的焊接也沒有問題，那么硬件和軟件的配合起來單板的功能就是良好的。祼板測試：是在 PCB 板加工完成，尚未裝配和焊接元器件之前進行測試，用于發(fā)現(xiàn)是否存在短路和斷路現(xiàn)象。運行這些檢查可以檢驗設(shè)計與特定約束集的一致性，在檢查完成后，Allegro 將違背約束的地方以 DRC 的形式標識出來。 圖 39 器件間報錯 圖 310 線線報錯．裝配設(shè)計(DFA)DFA(Design For Assembly)是指通過對產(chǎn)品裝配過程進行深入分析，設(shè)計出能夠?qū)崿F(xiàn)產(chǎn)品設(shè)計優(yōu)化組合的裝配流程，其主要目標是使裝配成本最小化。L/S：line to shape 間距錯識：K/L:line to route keepin 間距錯識或者 line to route keepout 間距錯識：S/S:shape to shape 間距錯誤：V/L:埋/肓孔到 line 間距錯識或者是 line 到 Thru via 間距錯誤或者是 line 到test via 間距錯誤。Never 不進行 DRC 檢查，該先頂可以提高 Allegro 的運行速度。如果設(shè)計約束越多，則檢測的內(nèi)容也就越多，因此可能忖致 Allegro 運行的速度有所下降。數(shù)字數(shù)據(jù)則采用數(shù)字信號(Digital Signal)，例如用一系列斷續(xù)變化的電壓脈沖(如我們可用恒定的正電壓表示二進制數(shù)北華航天工業(yè)學(xué)院畢業(yè)論文171，用恒定的負電壓表示二進制數(shù) 0)，或光脈沖來表示。輻射干擾是指干擾源通過空間把其信號耦合(干擾)到另一個電網(wǎng)絡(luò). ．模擬數(shù)據(jù)(Analog Data）模擬數(shù)據(jù)(Analog Data)是由傳感器采集得到的連續(xù)變化的值，例如溫度、壓力，以及目前在電話、無線電和電視廣播中的聲音和圖像。．電磁干擾（EMI）（Electromagic Interference 簡稱 EMI）電磁干擾是指電磁波與電子元件作用后而產(chǎn)生的干擾現(xiàn)象，有傳導(dǎo)干擾和輻射干擾兩種。差的信號完整性不是由某一單一因素導(dǎo)致的，而是板級設(shè)計中多種因素共同引起的。．信號完整性(Si)信號