【正文】 算機(jī)中用二進(jìn)制代碼表示的字符、圖形、音頻與視頻數(shù)據(jù)。．設(shè)計(jì)規(guī)則檢測(cè)(DRC)DRC(Design Rule Check ),Allegro 通過設(shè)計(jì)規(guī)則檢測(cè)來保證設(shè)計(jì)符合所指定屬性與設(shè)計(jì)規(guī)則的要求，DRC 檢測(cè)可以實(shí)時(shí)進(jìn)行（叫做在線 DRC,Online DRC),也可以在一定的時(shí)刻一次進(jìn)行（叫做批處理 DRC,Batch DRC).當(dāng) Allegro 檢測(cè)到違反設(shè)計(jì)規(guī)則時(shí)，將在違 規(guī)處顯示一個(gè) DRC 錯(cuò)誤標(biāo)記，Allegro 的 DRC 檢查有三種模式：Always(或者 on)運(yùn)行所有命令的同時(shí)進(jìn)行 DRC 檢測(cè)，也就是在線模式。Batch 只有在指定運(yùn)行 batch_drc 命令時(shí)才進(jìn)行 DRC 檢查，也就是批處理模式。常見的 DRC 有：C/C:package 到 package 間距錯(cuò)識(shí)：如圖 39 所示。L/L：line to line 間距錯(cuò)識(shí)：如圖 310 所示。主要包括下面的內(nèi)北華航天工業(yè)學(xué)院畢業(yè)論文18容：元件間距、元件擺放方向與安裝層、引腳跨距、可測(cè)試性、孤立通孔、殘余走線。．測(cè)試點(diǎn)(TP)TP(test point)測(cè)試點(diǎn),為了保證 PCB 板的可測(cè)試性，PCB 板還需要進(jìn)這行測(cè)度點(diǎn)設(shè)計(jì)，PCB 板的測(cè)試包括祼板測(cè)試和在線測(cè)試。在線測(cè)試：是在裝配和焊接元器件之后進(jìn)行的，針對(duì)器件進(jìn)行測(cè)試，發(fā)現(xiàn)元器件質(zhì)量缺陷、元器件安裝錯(cuò)誤和連線的短路開路等器件焊接問題。一般測(cè)試點(diǎn)的個(gè)數(shù)的密度不超過 30/平方 inch。北華航天工業(yè)學(xué)院畢業(yè)論文19第四章 層疊設(shè)計(jì)與阻抗控制 層的構(gòu)成單板的層疊由電源層，地層，和信號(hào)層組成。電源層、地層又是被統(tǒng)稱為平面層。 PCB 層數(shù)選擇在層數(shù)確定時(shí)，根據(jù)單板的電源，地的種類，分布確定電源地的層數(shù)；根據(jù)正整版的布線密度、關(guān)鍵器件的布線通道、主要信號(hào)頻率、速率、特殊布線要求的信號(hào)種類、數(shù)量確定布線層數(shù)。在最終 PCB 的層數(shù)考慮時(shí)，往往需要綜合 PCB 的性能指標(biāo)要求與成本承受能力確定單板的層數(shù)。而在服務(wù)器、核心網(wǎng)絡(luò)設(shè)備等方面，PCB 的成本相對(duì)可以忽略不計(jì)，產(chǎn)品的性能指標(biāo)就要優(yōu)先考慮，此時(shí) PCB 的層數(shù)設(shè)計(jì)方面會(huì)適當(dāng)增加層數(shù)，以減少信號(hào)之間的串?dāng)_，確保參考平面的完整性，以及電源地平面相鄰，降低平面阻抗。單板層疊設(shè)計(jì)的一般原則如下：，提供器件屏蔽層以及為頂層布線提供參考平面。，以減少串?dāng)_。，利于制版生產(chǎn)時(shí)的翹曲控制。對(duì)于比較注重成本的消費(fèi)類產(chǎn)品，可以弱化電源與地平面相鄰降低平面阻抗的方式，從而盡可能減少布線層，降低 PCB 成本。北華航天工業(yè)學(xué)院畢業(yè)論文20第五章 PCB 布線基本原則傳統(tǒng)的 PCB 設(shè)計(jì)，板上的走線只是作為信號(hào)連通的載體，PCB 設(shè)計(jì)工程師不需要考慮走線的分布參數(shù)。同時(shí) PCB 的復(fù)雜程度和密度也同時(shí)在不斷增加，高密度給 PCB 布線帶來極大困難的同時(shí)，也需要 PCB 工程師更加深入的了解 PCB 生產(chǎn)加工流程和其工藝參數(shù)。高速 PCB 中的布線時(shí)考慮電氣性能要求，主要分為以下幾個(gè)方面：避免尖角、直角走線；關(guān)鍵信號(hào)布線盡量使用較少的過孔；高速信號(hào)線適當(dāng)考慮圓弧布線 EMC 等其他干擾的控制要求：高速信號(hào)與低速信號(hào)要分層分區(qū)布線；數(shù)字信號(hào)與模擬信號(hào)要分層分區(qū)布線；敏感信號(hào)與干擾信號(hào)要分層分區(qū)布線；時(shí)鐘信號(hào)要優(yōu)先走內(nèi)層。北華航天工業(yè)學(xué)院畢業(yè)論文21走線的拓?fù)浣Y(jié)構(gòu)是高速信號(hào)控制信號(hào)質(zhì)量的重要手段之一。時(shí)序設(shè)計(jì)也是非常復(fù)雜的系統(tǒng)要求，PCB 設(shè)計(jì)工程師不僅要會(huì)繞等長(zhǎng)，還要真正理解等長(zhǎng)后面的時(shí)序要求。具體如下：電源的入口電路要做好先防護(hù)后濾波的原則；芯片及其濾波電容的引腳要盡量短粗，儲(chǔ)能電容要多打孔，減小布線帶來的安裝電感；考慮安規(guī)要求，電源的網(wǎng)絡(luò)壓差較大時(shí)需要遠(yuǎn)離，高電壓網(wǎng)絡(luò)插件引腳和過孔需要做挖空處理。必要的時(shí)候，需要使用相關(guān)的電熱仿真工具來輔助進(jìn)行熱設(shè)計(jì)。PCB 布線是一個(gè)系統(tǒng)的工程，PCB 工程師需要具備多學(xué)科的綜合知識(shí)，同時(shí)還需要較強(qiáng)的綜合處理能力，綜合各方面需求取得加好的平衡。北華航天工業(yè)學(xué)院畢業(yè)論文22第六章 常見 PCB 電路設(shè)計(jì)（1）電路由一個(gè)無源晶體和兩個(gè)小電容（一般為 15PF/22PF）組成，整個(gè)電路應(yīng)盡可能靠近芯片放置，一般長(zhǎng)度必須控制在 1000MIL 以內(nèi)。 圖 61 無源晶體電路（1）電路由一個(gè)有源晶體，一個(gè)匹配電阻， （一般為 33 歐）一個(gè)小電容（） ，一個(gè)大電容（10U） ，一個(gè)磁珠組成，其中兩電容與磁珠組成一個(gè) LC 濾波電路；（2）晶體的器件面需鋪 GND SHAPE，加ＧＮＤ VIA，晶體下方不能有其他同層信號(hào)穿過。 圖 62 有源晶振電路北華航天工業(yè)學(xué)院畢業(yè)論文23時(shí)鐘驅(qū)動(dòng)電路由時(shí)鐘電路，驅(qū)動(dòng)芯片，去耦電容，匹配電阻等組成，如圖 63 所示。網(wǎng)口的種類：常見的網(wǎng)口有百兆以太網(wǎng)，千兆以太網(wǎng)。有的網(wǎng)口集成變壓器，有的網(wǎng)口集成燈。變壓器下方，所有的層必須掏空處理，一般添加 ANTI ETCH，寬度在 100MIL 以上。北華航天工業(yè)學(xué)院畢業(yè)論文24 圖 64 網(wǎng)口電路 光口電路光口電路由 供電模塊，上拉電阻，光模塊組成，光模塊信號(hào)有兩對(duì)差分線和六根控制信號(hào)線，按常規(guī)信號(hào)要求處理即可， 外殼的 GND PIN 一般接在 PGND，如圖 65 所示。 圖 66 LDO 電路音頻號(hào)一般包括：SPKR_L+/。AC_BITCLK,AC_SDATAOUT,AC_SYNC,AC_SDATAIN音頻接口的阻抗控制在 75 歐，電路由音頻連接器，去耦電容，磁珠，上拉電阻，北華航天工業(yè)學(xué)院畢業(yè)論文25匹配電阻等組成。 接口電路電路由 VGA 連接器，去耦電容，磁珠，上拉電阻，匹配電阻，供電電源等組成，R,G,B 的信號(hào)要盡量的粗， （一般為 15MIL）信號(hào)相互間距及其他信號(hào)的間距應(yīng)盡量大，盡可能的對(duì) R，G，B 信號(hào)進(jìn)行包地處理，HSYNC/VSHYNC 是場(chǎng)同步信號(hào)，信號(hào)按類差分處理進(jìn)行布局，遠(yuǎn)離其他信號(hào)，阻抗控制在 75 歐，如圖 67 所示。圖 68 JTAG 電路北華航天工業(yè)學(xué)院畢業(yè)論文26 接口電路USB 一般有六個(gè)管腳，兩個(gè)固定管腳，四個(gè)信號(hào)管腳， （1 腳電源，2 腳 USB_N，3腳 USB_P，4 腳 GND） ，USB 固定管腳一般不要直接與數(shù)字地相接，可以通過跨接電容接上數(shù)字地，布線時(shí)，USB_N 和 USB_P 要按差分處理，阻抗控 90 歐，考慮 EMC 電磁干擾，會(huì)在 4 個(gè)信號(hào)管腳加上磁珠進(jìn)行隔離，如圖 69 所示。DDR經(jīng)過幾代的發(fā)展，現(xiàn)在市面上主流是 DDR3，而新的 DDR4 也已經(jīng)呼之欲出，甚至已經(jīng)有部分 DDR4 的產(chǎn)品了。在 layout 設(shè)計(jì)上，flyby 結(jié)構(gòu)的布線更加簡(jiǎn)單，也會(huì)更加節(jié)約布線的層數(shù)和空間。 電源設(shè)計(jì)DDR3 有三類電源，分別是 VDD、VTT、和 VREF。同樣速率下，DDR3 比 DDR2 更加省電，同樣的功耗水平下，DDR3 能跑到更高的速率。對(duì)于 PCB 設(shè)計(jì)時(shí)，VREF 的布局上更加方便把各自的濾波電容處理到位，布線上也能區(qū)分開來，更加容易控制相互之間的干擾。而且需要指出的是，任何突發(fā)中斷操作都將在 DDR3 內(nèi)存中予以禁止，且不予支持，取而代之的是更靈活的突發(fā)傳輸控制（如 4bit 順序突發(fā)） 。DRAM 業(yè)界很早以前就要求增加這一功能，如今終于在 DDR3 上實(shí)現(xiàn)了。當(dāng) Reset 命令有效時(shí)，DDR3 內(nèi)存將停止所有操作，并切換至最少量活動(dòng)狀態(tài)，以節(jié)約電力。這樣一來，將使DDR3 達(dá)到最節(jié)省電力的目的。這個(gè)引腳通過一個(gè)命令集，通過片上校準(zhǔn)引擎（OnDie Calibration Engine，ODCE）來自動(dòng)校驗(yàn)數(shù)據(jù)輸出驅(qū)動(dòng)器導(dǎo)通電阻與 ODT 的終結(jié)電阻值。 走線注意事項(xiàng)時(shí)鐘組：差分時(shí)鐘信號(hào)，每一對(duì)信號(hào)都是同頻同相的。數(shù)據(jù)組：對(duì)主板 64 位 DDR2 內(nèi)存來說數(shù)據(jù)每 8 位（也就是一個(gè) byte）為一組可以分為八組，數(shù)據(jù) dq[0:7]、數(shù)據(jù)掩碼 dqm0、數(shù)據(jù)選通差分信號(hào) dqsp0 和 dqsn0 為一組，以此類推。比如 dq2 信號(hào)在走線的時(shí)候發(fā)現(xiàn)如果按照原理圖來走線會(huì)跟 dq4 交錯(cuò)，這樣就不得不換層走線，我們通過互換數(shù)據(jù)位就可以使信號(hào)走同層，對(duì)內(nèi)存來說每一位存進(jìn)什么內(nèi)容讀出也是什么內(nèi)容，互換不會(huì)受影響，但是互換的條件必須是在同一組內(nèi) 8 個(gè) bit 之間。做板載內(nèi)存設(shè)計(jì)的時(shí)候，可以只用北華航天工業(yè)學(xué)院畢業(yè)論文29CKE0、CS0、ODT0，控制 4 片 16 位的內(nèi)存芯片。由于 DDR 工作頻率高，對(duì)信號(hào)等長(zhǎng)有更嚴(yán)格的要求，實(shí)際的 PCB 設(shè)計(jì)中對(duì)所有信號(hào)都進(jìn)行等長(zhǎng)控制是不太現(xiàn)實(shí)的，也沒有這個(gè)必要，根據(jù) DDR 的實(shí)際工作方式，僅需要實(shí)現(xiàn)如下的等長(zhǎng)約束，如表 71 所示。每對(duì)時(shí)鐘差分信號(hào)等長(zhǎng)要求：正負(fù)信號(hào)之間允許偏差 10milSSTL_CLASSI 150M FPGA1_DDR_DQ[31:0] FPGA1_DDR_DQS[3:0] FPGA1_DDR_DM[3:0]數(shù)據(jù)組內(nèi)等長(zhǎng)要求公差+/25mil。SSTL_CLASSI 150M FPGA1_DDR_A[12:0] FPGA1_DDR_RAS*FPGA1_DDR_CAS* FPGA1_DDR_WE* FPGA1_DDR_BANK[3:0]地址命令線等長(zhǎng)要求： 對(duì)于每片 FPGA 與 DDR地址命令組與時(shí)鐘信號(hào)等長(zhǎng)公差+/150mil。地址、控制組中每個(gè)信號(hào)都以時(shí)鐘(本規(guī)則中為 CLK_N)為基準(zhǔn)，等長(zhǎng)差范圍設(shè)置為177。 數(shù)據(jù)組內(nèi)以DQ[0]為基準(zhǔn)，等長(zhǎng)控制在 25mil 以內(nèi)。 DDR 由于電平擺幅小，對(duì)參考電壓穩(wěn)定度要求很高，特別是 Vref 和 VTT。因此要求 Vref 具有良好的性能，紋波盡量小(50mV)。 布線方面 VREF 最好和 VTT 在不同平面，以免 VTT 產(chǎn)生的噪聲干擾 VREF。VREF 的走線寬度應(yīng)該越寬越好，最好鋪銅，如果走線的話寬度應(yīng)大于 20mil。Vtt 的去耦電容盡量靠近匹配電阻，一般按照兩個(gè)電阻對(duì)應(yīng)一個(gè)電容，如果空間夠考慮增加電容。2．使用 FPGA 做控制器時(shí)，在允許的情況盡量使用小的 I/O 口驅(qū)動(dòng)電流，一方面減小信號(hào)過沖，另一方面可延長(zhǎng) DDR 的使用壽命。4．當(dāng)使用多片 DDR 并聯(lián)工作時(shí)，布線應(yīng)注意走線的 STUN(比如過孔的位置等)。6．對(duì)于多片 FPGA 并聯(lián)使用的情況，共用的時(shí)鐘、地址、控制等信號(hào)盡量靠近芯片后再分支。北華航天工業(yè)學(xué)院畢業(yè)論文31第八章：PCB 制作工藝 PCB 的分類1. 以材質(zhì)分 ：(1) 有機(jī)材質(zhì) 酚醛樹脂玻璃纖維/環(huán)氧樹脂 PolyamideBT/Epoxy 等皆屬之 (2) 無機(jī)材質(zhì) 鋁 Copper Invercopperceramic 等皆屬之主要取其散熱功能 2. 以成品軟硬區(qū)分 (1) 硬板 Rigid PCB(2) 軟板 Flexible PCB(3) 軟硬板 RigidFlex PCB Prepreg：半固化片，又稱預(yù)浸材料，是用樹脂浸漬并固化到中間程度(B 階)的薄片材料。在層壓時(shí)，半固化片的環(huán)氧樹脂融化、流動(dòng)、凝固，將各層電路毅合在一起，并形成可靠的絕緣層。通常我們所說的多層板是由芯板和半固化片互相層疊壓合而成的。通常多層板最外面的兩個(gè)介質(zhì)層都是浸潤(rùn)層，在這兩層的外面使用單獨(dú)的銅箔層作為外層銅箔。內(nèi)層銅箔即為芯板兩面的包銅，其最終厚度與原始厚度相差很小，但由于蝕刻的原因，一般會(huì)減少幾個(gè) um。阻焊層的厚度一般不太容易準(zhǔn)確確定，在表面無銅箔的區(qū)域比有銅箔的區(qū)域要稍厚一些，但因?yàn)槿鄙倭算~箔的厚度，所以銅箔還是顯得更突出，當(dāng)我們用手指觸摸印制板表面時(shí)就能感覺到。下面是一個(gè)典型的iMX255coreboard 6 層板疊層結(jié)構(gòu)，如圖 81 所示。表層銅箔：可以使用的表層銅箔材料厚度有三種：12um、18um 和 35um。注意：在用阻抗計(jì)算軟件進(jìn)行阻抗控制時(shí)，外層的銅厚沒有 OZ 的值。半固化片：規(guī)格（原始厚度）有 7628（） ，2116（ /） ，1080（） ，3313（） ，實(shí)際壓制完成后的厚度通常會(huì)比原始值小 1015um 左右（即 ） ，因此疊層設(shè)計(jì)的最小介質(zhì)層厚不得小于 3mil。如果半固化片的厚度不夠，可以把芯板兩面的銅箔蝕刻掉，再在兩面用半固化片粘連，這樣可以實(shí)現(xiàn)較厚的浸潤(rùn)層。北華航天工業(yè)學(xué)院畢業(yè)論文33 表 81 個(gè)型號(hào)厚度及介電常數(shù)參數(shù)型號(hào) 厚度 介電常數(shù)1080 3313 2116 7628 板材的介電常數(shù)與其所用的樹脂材料有關(guān)，F(xiàn)R4 板材其介電常數(shù)為 —,并且隨著頻率的增加會(huì)減小。導(dǎo)線橫截面：由于銅箔腐蝕的關(guān)系，導(dǎo)線的橫截面不是一個(gè)矩形，實(shí)際上是一個(gè)梯形。比如線寬 5MIL，那么其上底邊約 4MIL，下底邊 5MIL。表 82 內(nèi)外層參數(shù)線寬 銅厚（OZ）上線寬（mil）下線寬（mil）內(nèi)層 W內(nèi)層 1 W1 W北華航天工業(yè)學(xué)院畢業(yè)論文34內(nèi)層 2 W1外層 W1 W外層 1 外層 2 W1． PCB 制作的準(zhǔn)備. 基板 PCB 基板概念：PCB 板的原始物料是覆銅基板，簡(jiǎn)稱基板?，F(xiàn)在最常用的板材代號(hào)是 FR4。對(duì)板材的要求：一是耐燃性，二是