【正文】 。 RAM10_WE : OUT STD_LOGIC。 RAM10_ADDR : OUT STD_LOGIC_VECTOR(4 downto 0 )。 RAM2_ADDR : OUT STD_LOGIC_VECTOR(4 downto 0 )。 RAM4_ADDR : OUT STD_LOGIC_VECTOR(4 downto 0 )。 RESET : in STD_LOGIC。 MMC_E : in STD_LOGIC。use 。use 。類似的問(wèn)題遇到很多，可想而知，邏輯設(shè)計(jì)實(shí)際不是很難，只是真正在實(shí)際物理環(huán)境實(shí)現(xiàn)時(shí)，又復(fù)雜許多了。按道理FPGA芯片不應(yīng)該存在延時(shí)問(wèn)題。RS232接口波特率設(shè)置為9600，按照系統(tǒng)工作時(shí)鐘頻率22MHZ，可得到每發(fā)送一位所用的時(shí)鐘周期數(shù)為2291，換成十六進(jìn)制為0X8F3. RS232接口外特性如下圖所示： RS232接口外特性描述RS232管腳說(shuō)明：RXD：數(shù)據(jù)線，用來(lái)接收進(jìn)來(lái)的串行數(shù)據(jù)DSR：接收許可控制線，作為輸入CTS：發(fā)送許可控制線，作為輸入TXD：數(shù)據(jù)線，用來(lái)發(fā)送串行數(shù)據(jù)DTR：接收準(zhǔn)備完成控制線，作為輸出RTS：發(fā)送準(zhǔn)備完成控制線，作為輸出當(dāng)DSR,DTR同時(shí)有效時(shí)，接口可以進(jìn)行接收操作，當(dāng)CTS,RTS同時(shí)有效時(shí)，接口可以進(jìn)行發(fā)送操作4） 測(cè)試過(guò)程及結(jié)果把碼流文件通過(guò)programmer功能下載到FPGA（如下圖），上電復(fù)位FPGA芯片，拔碼拔到有效位，得到2048規(guī)格的模冪乘結(jié)果如下表所示。在鎖定管腳時(shí)，信號(hào)MMC_E(模冪乘)啟動(dòng)使能鎖在拔碼開關(guān)1上，所以在上電復(fù)位后，再把拔碼開關(guān)1拔到有效，則芯片開始運(yùn)行。3）芯片管腳鎖定，如下圖， FPGA測(cè)試鎖管腳圖4 ) 邏輯分析管腳編輯 抓出一些重要的信號(hào)，待測(cè)試FPGA時(shí)，能起重要作用，圖如下， FPGA測(cè)試借用邏輯分析儀抓信號(hào)5 ) 綜合編譯，下載FPGA 測(cè)試準(zhǔn)備及結(jié)果記錄1） 數(shù)據(jù)準(zhǔn)備： 2048位規(guī)格FPGA測(cè)試數(shù)據(jù)A(底數(shù))12345688585854475845123456885858544758451234568858585447584512345688585854475845585447584512345854475845123475845585447584512345854477584558544758451234585447998884512345854479988845123458544799888451234585447998898884512345854479988845123458544799888451234585447998898884512345854479988845123458544799888451234585447998884512345854479988845123458544799888451234585447998811111111111111122222222222222222223333333333333333333333555555555554444444444444444888888888881234585447998884512345854479988845123458533333B(底數(shù))12345688585854475845123456885858544758451234568858585447584512345688585854475845585447584512345854475845123475845585447584512345854477584558544758451234585447998884512345854479988845123458544799888451234585447998898884512345854479988845123458544799888451234585447998898884512345854479988845123458544799888451234585447998884512345854479988845123458544799888451234585447998811111111111111122222222222222222223333333333333333333333555555555554444444444444444888888888881234585447998884512345854479988845123458533333N(模數(shù))35566224568997441254231556874912554549125545231556874912554523155687315568745525771123155687491255454912554523155687491255452315568731556874552577115568745525771112554549125545231556812554549125545231556812554549125545231556812554549125545231556845525771155687455257711125545491255452315568125545491255452315568125545491255452345525771155687455257711125545491255452315568125545491255452315568125545491255452345525771155687455257711125545491255452315568125545491255452315568125545491255452345525771155687455257713R134DF2AF20EA713703B16B01BCDFD8EB803A9040923E427FC358AC9D69623D7D8C032E6E95887ED5622C8E69660C0FCC2646E8CE0637DB0D6F5FA07C7A91B939CC83EDDF00D4A336D4B8F224E749EDD05B569B6CD46F27DC75D61C79802EFF0C6F93FA424CFEB9BC9009AA6C14B14E1A2600822530CB84178EF81282570E446302E5DA22952345D2B253A3DE8601B1A230179141D54B324FD9E5D37624A403DAAAFDF93673C4D129C8B3E465BD2361BA0948505956F477CC7D47FB1A621CDC05A85551ECF23CFBE454708DC8212B6FC639CED14202D51C2FEA41799139FECA831E24313809BEF4FEDC7D4AC1C034E26B05EFE9A76D866AF8AA3A4F3AE2E5D47922） 時(shí)鐘準(zhǔn)備與拔碼開關(guān)準(zhǔn)備利用FPGA芯片上的11M時(shí)鐘進(jìn)行2倍頻，得到22M的時(shí)鐘，作為模冪乘工作時(shí)鐘。還有存數(shù)部分，由于是前仿，沒(méi)有考慮延時(shí)問(wèn)題，有一些數(shù)據(jù)實(shí)際上沒(méi)存上，但前仿波形并沒(méi)有出現(xiàn)錯(cuò)誤。多時(shí)鐘系統(tǒng)能夠包括上述四種時(shí)鐘類型的任意組合。設(shè)計(jì)不良的時(shí)鐘在極限的溫度、電壓或制造工藝的偏差情況下將導(dǎo)致錯(cuò)誤的行為，并且調(diào)試?yán)щy、花銷很大。Z=M(A,B)≡ABR(s+1) mod n的計(jì)算算法如下：Function M(A,B)Z0←0 For i =0 to s do λi= (Zi+aib0) n/L mod R Zi+1=Zi +aiB+λin Zi+1=Zi+1 /R Endfori 其中n/L=n/ mod R。每種規(guī)格都準(zhǔn)備大中小三類數(shù)據(jù)進(jìn)行前仿測(cè)試，仿真環(huán)境為ModsSim SE PLUS 。存儲(chǔ)器說(shuō)明：該存儲(chǔ)模塊內(nèi)，包含8個(gè)16*128的存儲(chǔ)器，時(shí)序圖如下， 存儲(chǔ)器RAM的操作時(shí)序圖信號(hào)說(shuō)明：wren為寫使能，data為輸入數(shù)據(jù)信號(hào)，address為地址信號(hào)，clock為時(shí)鐘，clken相當(dāng)于存儲(chǔ)RAM的片選使能。 RAM_INL : in STD_LOGIC_VECTOR(127 downto 0 ) )。 RAM8 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM8_WE : in STD_LOGIC。 RAM7 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM7_WE : in STD_LOGIC。 RAM6 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM6_WE : in STD_LOGIC。 RAM5 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM5_WE : in STD_LOGIC。 RAM4 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM4_WE : in STD_LOGIC。 RAM3 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM3_WE : in STD_LOGIC。 RAM2 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM2_WE : in STD_LOGIC。 RAM1 : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM1_WE : in STD_LOGIC。entity MEM_8 is port ( CLK : in STD_LOGIC。use 。use 。模塊端口定義：library WORK。end MMUL_CTRL32。 MMUL_OV : out STD_LOGIC。 WADR : out STD_LOGIC_VECTOR(3 downto 0 )。 ZSEL_OV : in STD_LOGIC。 RAM_WE : out STD_LOGIC。 XX_E1 : out STD_LOGIC。 E_MMUL1024 : in STD_LOGIC。 RADR : out STD_LOGIC_VECTOR(3 downto 0 )。 R9ADR : out STD_LOGIC_VECTOR(3 downto 0 )。 MMUL_SCYC : in STD_LOGIC_VECTOR(5 downto 0 )。 CLK : in STD_LOGIC。use 。use 。通過(guò)公式Z0←0 For i =0 to s do λi= (Zi+aib0) n/L mod R Zi+1=Zi +aiB+λin Zi+1=Zi+1 /R Endfori可以看出，S0為初始態(tài)，YY計(jì)算λi，S6,S9計(jì)算出Zi+1，E2_20_MCK狀態(tài)是對(duì)運(yùn)算時(shí)鐘的選擇，運(yùn)算時(shí)鐘可以選擇20M或41M，S10,S11表示操作結(jié)束。 ZSEL_OV : out STD_LOGIC )。 Z2_EE : out STD_LOGIC。 XX_E1 : in STD_LOGIC。 RESET : in STD_LOGIC。 RAM_D : out STD_LOGIC_VECTOR(127 downto 0 )。 RAM1 : in STD_LOGIC_VECTOR(127 downto 0 )。 NL : in STD_LOGIC_VECTOR(31 downto 0 )。 CLK_N : in STD_LOGIC。 CLK : in STD_LOGIC。但是，最右下角的那個(gè)加法器有什么用呢，請(qǐng)看這式子：Zi+1=Zi +aiB+λin，Zi這個(gè)數(shù)只有當(dāng)i=0時(shí)，才為0，其它時(shí)候都是有值的，所以右下角的加法器就用來(lái)寄存Zi的32為數(shù)值。當(dāng)然，兩輪的加法操作都在一個(gè)周期完成。如下，Z1_1=a0*B1 + λ0 * n1,這時(shí)，在第二周期，做a0 * B1，λ0 * n1，可知，分別能得到64位數(shù)據(jù)，那么低32便和第一周期得到的高32位數(shù)做加，得到兩個(gè)加法過(guò)后的結(jié)果。是就是為什么乘法器與加法器中間有個(gè)寄存器的原因，通過(guò)這個(gè)寄存器，可以暫時(shí)讓高32位數(shù)據(jù)不進(jìn)入加法器的輸入。Zi分為Zi_0,Zi_1,Zi_2,Zi_3。要完成這個(gè)功能，請(qǐng)見(jiàn)如下時(shí)序圖，圖 運(yùn)算模塊時(shí)序簡(jiǎn)圖B和n為128bit數(shù)據(jù)，那么可得i = 4。如圖所示： 模乘運(yùn)算模塊圖1) 運(yùn)算模塊功能分析若要實(shí)現(xiàn)Zi+1=Zi +aiB+λin，設(shè)B和