基于dds的am調(diào)制(參考版)
2025-06-27 15:41本頁面
【正文】 參考文獻(xiàn)1) 《EDA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書》 南京理工大學(xué) 電子技術(shù)中心2) 《數(shù)字電路》 蔣立平 編著 南京理工大學(xué)翻印3) 《電子設(shè)計(jì)自動(dòng)化應(yīng)用計(jì)術(shù)》 高等教育出版社 2004年11月版4) 25。一種好的方法是將各種波形產(chǎn)生的數(shù)據(jù)表分區(qū)放在同一個(gè)ROM中，通過開關(guān)控制一個(gè)數(shù)據(jù)選擇器選擇查表的范圍。 實(shí)驗(yàn)總結(jié)本次課程設(shè)計(jì)比較成功，因?yàn)橹坝凶鲞^多功能數(shù)字鐘的設(shè)計(jì)，對(duì)QuartusII軟件和SmartSOPC實(shí)驗(yàn)箱的使用比較熟悉了，因而除上述的問題之外設(shè)計(jì)比較順暢。3. 測(cè)頻錯(cuò)誤在完成最初的測(cè)頻時(shí)是正確的，但在進(jìn)行精度提高后，測(cè)頻出現(xiàn)了錯(cuò)誤?？紤]用輸出值做脈沖，在512處跳變，但是因?yàn)樵赗OM中512的值很少，這樣就可能因?yàn)椴介L較大就將512跳過，取不到512，就會(huì)失去正反相切換的使能，所以用sin的輸出值做脈沖也不可行。2. 提高精度后，波形錯(cuò)誤在進(jìn)行sin信號(hào)精度提高的時(shí)候，開始在sin_rom中存放的是sin信號(hào)前半部分的數(shù)據(jù)，用result[11]作為切換正反相脈沖，這樣下載的波形正確了，但在加上相位字后，就出現(xiàn)了失真。1. ROM中參數(shù)錯(cuò)誤在完成ROM參數(shù)設(shè)定，將ROM與累加器連好先后進(jìn)行電路編譯時(shí)卻報(bào)了錯(cuò)，最后發(fā)現(xiàn)是ROM中參數(shù)設(shè)定出現(xiàn)了錯(cuò)誤，本應(yīng)該是01023，但在excel中利用公式計(jì)算而使得1024出現(xiàn)了，從而會(huì)報(bào)錯(cuò)。如何減小這一影響也是研究的方向。其中一種過調(diào)制波形截圖如下:圖20 過調(diào)制波形（注：此時(shí)需要修改音頻和載波模塊內(nèi)部累加器的參數(shù)。4) 控制字取7（此時(shí)m=）時(shí)，輸出波形：5) 控制字取15（m=1），輸出波形為由上訴波形可以看出，隨著m取值的增大，輸出波形逐漸失真。 仿真結(jié)果將上述模塊按功能連接好后，利用實(shí)驗(yàn)箱進(jìn)行硬件仿真。修改下劃線部分的參數(shù)即可產(chǎn)生不同的頻率。END PROCESS。counter1 := counter1+1。B = counter。)THENIF (counter1 = md) THENcounter1 :=0。event AND A=39。CONSTANT md :integer := 24000000。ARCHITECTURE kcoun1_arc OF kcoun1 ISSIGNAL counter :std_logic。 B :buffer std_logic)。USE 。現(xiàn)將48M分頻即kcoun1模塊內(nèi)部展開：LIBRARY IEEE。（7） 脈沖發(fā)生電路此電路實(shí)際上是分頻電路，把系統(tǒng)提供的48MHz頻率的時(shí)鐘信號(hào)分頻得到實(shí)驗(yàn)中用到的各種頻率的時(shí)鐘信號(hào)。architecture beh of seg isbegin with bcd_led selectledseg=1000000 when 0000,0 1111001 when 0001,1 0100100 when 0010,2 0110000 when 0011,3 0011001 when 0100,4 0010010 when 0101,5 0000010 when 0110,6 1011000 when 0111,7 0000000 when 1000,8 0010000 when 1001,9 0001000 when 1010,10 0000011 when 1011,11 1000110 when 1100,12 0100001 when 1101,13 0000110 when 1110,14 0001110 when 1111,15 1111111 when others。ledseg: out std_logic_vector(6 downto 0))。use 。seg為用VHDL語言編寫的譯碼顯示模塊。2) 顯示模塊顯示模塊內(nèi)部電路圖如下：圖17 顯示模塊內(nèi)部電路在顯示模塊內(nèi)部，testfrequency模塊為測(cè)頻電路的封裝，lpm_mux4為一28選4器件。先對(duì)單位時(shí)鐘clk1進(jìn)行二分頻，在二分頻反相后的結(jié)果處于高電平時(shí)，就使得計(jì)數(shù)器的使能端有效，計(jì)數(shù)
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