基于dds的am調(diào)制-全文預(yù)覽
【正文】 用循環(huán)計(jì)數(shù)方式，不再另外設(shè)置清零端。即通過改變數(shù)據(jù)取樣間隔，從而改變輸出頻率，達(dá)到頻率可控。完成以上過程即完成了ROM數(shù)據(jù)的配置。 工作原理介紹在進(jìn)行正式的實(shí)驗(yàn)操作前，我們需要先了解DDS的具體實(shí)現(xiàn)原理，方能進(jìn)行設(shè)計(jì)。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。因此，頻率時(shí)間等于頻率控制字的傳輸，也就是一個(gè)時(shí)鐘周期的時(shí)間。（1） 輸出頻率相對(duì)帶寬較寬 輸出頻率帶寬為50%fs（理論值）。DDS是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的英文縮寫。并且通過修改存儲(chǔ)器ROM 中的數(shù)據(jù)來提高精度和設(shè)計(jì)圖形。還具有相位清零功能以及波形切換功能。關(guān)鍵字：數(shù)字頻率合成 頻率字 相位字 精度提高 Abstract The experiment is to design the Direct Digital Synthesizer (DDS) with the Quartus II. The designed synthesizer should be able to change the phase and frequency ,and it also can set the phase to zero or change the waves. In addition, we can set the data in the ROM to improve the accuracy of the DDS and design special figures.The text is mainly to introduce the methods, principle, and operations. We also talk about the problems and solutions in the experiment.Key words Direct Digital Synthesizer frequency phase improve accuracy目 錄1．引言 …………………………………………………………（4）2．設(shè)計(jì)要求 ……………………………………………………（6）3．工作原理介紹 ………………………………………………（7）4．各個(gè)子模塊設(shè)計(jì)原理 ………………………………………（8） 4．1 頻率預(yù)置與調(diào)節(jié)電路 …………………………………（8） 4. 2 累加器模塊 …………………………………………（9） 4．3 波形存儲(chǔ)模塊 ………………………………………（11） 4．4 D/A轉(zhuǎn)化器與低通濾波器 …………………………（12） 4．5 調(diào)制與解調(diào)電路 ……………………………………（13） 4. 6 顯示測頻模塊 ………………………………………（15) 4. 6．1 測頻模塊 ……………………………………(15) 4. 6．2 顯示模塊 ……………………………………(17) 4. 7 脈沖發(fā)生電路 ………………………………………(18)5．仿真結(jié)果 ……………………………………………………(20)6．設(shè)計(jì)結(jié)論和感想 ……………………………………………(22)7．實(shí)驗(yàn)總結(jié) ……………………………………………………(23)8．參考文獻(xiàn) ……………………………………………………(24)引言DDS 同DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。 DDS的性能特點(diǎn)：DDS在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、高分頭放力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了優(yōu)于模擬信號(hào)源的性能。事實(shí)上，在DDS的頻率控制字改變之后，需經(jīng)過一個(gè)時(shí)鐘周期之后按照新的相位增量累加，才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。 （3） 頻率分辨率極高 若時(shí)鐘fs的頻率不變，DDS的頻率分辨率就是則相位累加器的位數(shù)N決定。正文 設(shè)計(jì)要求1. 基本設(shè)計(jì)要求a) 利用QuartusII軟件和SmartSOPC實(shí)驗(yàn)箱來實(shí)現(xiàn)DDS調(diào)制器的設(shè)計(jì)；b) DDS中的波形存儲(chǔ)器模塊用Altera公司的Cyclone系列FPGA芯片中的RAM實(shí)現(xiàn)，RAM結(jié)構(gòu)配置成21210類型；c) 具體參數(shù)要求：頻率控制字K取4位；基準(zhǔn)頻率fc=1MHz,由實(shí)驗(yàn)板上的系統(tǒng)時(shí)鐘分頻得到；d) 系統(tǒng)具有清零和使能的功能；e) 利用實(shí)驗(yàn)箱上的D/A轉(zhuǎn)換器件將ROM輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，能夠通過示波
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