【正文】 收到的數(shù)據(jù)，控制AD9854輸出信號的模式，并且將頻率和功率寫入對應(yīng)的寄存器。系統(tǒng)中采用FPGA與單片機(jī)結(jié)合的方式，充分利用了單片機(jī)靈活、低功耗和FPGA高速、并行的特點(diǎn)。晶振采用50MHz貼片有源晶振，串口通信配置芯片使用MAX3221來進(jìn)行驅(qū)動。 AD9854電路PCB版圖 FPGA控制模塊硬件設(shè)計(jì)為了達(dá)到能夠?qū)敵鲂盘柲Ｊ礁咚俚目刂疲捎昧薃ltera的Cyclone EP1C6Q240C8N型FPGA作為控制單元的主芯片。 AD9854配置電路原理圖由于AD9854的工作電流最高可達(dá)1A，所以在PCB設(shè)計(jì)時(shí)要非常注意對芯片散熱的設(shè)計(jì)?？刂平涌谟?0針I(yè)DE接口與FPGA相連接。使用時(shí)鐘采用30MHz有源晶振，在AD9854內(nèi)部采用10次倍頻，從而達(dá)到300MHz 的系統(tǒng)時(shí)鐘。AD9854的各類參數(shù)，符合信號源的性能要求，所以選擇AD9854用于該信號源中。AD9854中共有40個(gè)寄存器，在實(shí)現(xiàn)某一特定模式時(shí)，并不是所有的寄存器都是非用不可的。 AD9854并行通信時(shí)序表1 AD9854并行通信時(shí)序要求名稱最小時(shí)間描述tASU地址總線設(shè)置至WR信號有效時(shí)間tDSU數(shù)據(jù)總線設(shè)置至WR信號有效時(shí)間tAHD0ns地址總線保持至WR信號無效時(shí)間tDHD0ns數(shù)據(jù)總線保持至WR信號無效時(shí)間tWRLOWWR信號置低時(shí)間tWRHIGH7nsWR信號置高時(shí)間tWR寫數(shù)據(jù)時(shí)間。綜合考慮，為保證帶內(nèi)信號的幅頻特性的平坦性，本設(shè)計(jì)中采用巴特沃茲低通濾波器。這就相當(dāng)于以系統(tǒng)時(shí)鐘的頻率對輸出時(shí)鐘進(jìn)行采樣，： DDS理想輸出頻譜圖在主頻附近的第一根譜線是fclock fout，當(dāng)輸出為120MHz時(shí)，此譜線為180MHz。 AD9584內(nèi)部結(jié)構(gòu) 輸出頻譜分析在本設(shè)計(jì)中，AD9854采用300MHz作為時(shí)鐘。 AD9854的內(nèi)部結(jié)構(gòu)。 AD9854芯片介紹AD9854是由 AD公司生產(chǎn)的單片 DDS芯片 ,它內(nèi)部集成了 48 Bit頻率累加器、48 Bit相位累加器、正余弦波形表、12位正交數(shù)模轉(zhuǎn)換器以及調(diào)制和控制電路 ,該芯片能夠在單片上完成頻率調(diào)制、 相位調(diào)制、 幅度調(diào)制以及 IQ正交調(diào)制等多種功能 , 因而具有很高的性能價(jià)格比和廣闊的應(yīng)用領(lǐng)域。2. 調(diào)制模式有：ASK；BPSK；FSK；Ramped FSK；Chirp；AM；FM3. 掃頻范圍為：5MHz至30MHz；4. 調(diào)制度為：0 ~ 60%；5. 諧波失真小于：30 dBcDDS芯片的選擇是頻率合成源系統(tǒng)設(shè)計(jì)的關(guān)鍵，因此，系統(tǒng)設(shè)計(jì)中選擇高性能高時(shí)鐘頻率DDS芯片是最關(guān)鍵的工作。幅度量化誤差在DDS輸出譜上表現(xiàn)為背景噪聲，其幅度遠(yuǎn)小于由于相位截?cái)嗪虳AC非線性引起的雜散信號幅度。 但是 DDS的輸出通常都是正弦信號 ,因此 ,它的相位截?cái)嗑哂忻黠@的周期性。在此基礎(chǔ)上，該結(jié)構(gòu)降低了輸出頻譜對相位累加器初始狀態(tài)值的依賴程度，可降低雜散幅度約4dB。 相位累加器基本結(jié)構(gòu)它由一個(gè)N比特的加法器和一個(gè)N比特寄存器構(gòu)成，寄存器通常采用N個(gè)D觸發(fā)器來構(gòu)成。另外，只要在DDS的波形存儲器存放不同波形數(shù)據(jù)，就可以實(shí)現(xiàn)各種波形輸出，如三角波、鋸齒波和矩形波甚至是任意的波形。(3)相位變化連續(xù)改變DDS輸出頻率，實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。DDS頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級，比使用其他的頻率合成方法都要短數(shù)個(gè)數(shù)量級。 DDS基本原理框圖由于DDS采用了全數(shù)字結(jié)構(gòu)，所以DDS技術(shù)具有區(qū)別于其它頻率合成技術(shù)的許多特點(diǎn)：(1)頻率轉(zhuǎn)換時(shí)間短DDS是一個(gè)開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時(shí)間極短。DDS問世之初，構(gòu)成DDS元器件的速度的限制和數(shù)字化引起的噪聲這兩個(gè)主要缺點(diǎn)阻礙了DDS的發(fā)展與實(shí)際應(yīng)用。隨羞電子技術(shù)的不斷發(fā)展，各類電子系統(tǒng)對頻率合成器的要求越來越高，對相位噪聲、頻率轉(zhuǎn)換時(shí)間、頻率分辨率、相對工作帶寬、功耗等多種指標(biāo)同時(shí)提出了很高的要求，推動了頻率合成技術(shù)的發(fā)展。可見，為適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場要求，研究制作高性能的任意波形發(fā)生器十分有必要，而且意義重大。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測量工作對信號發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦信號源、脈沖信號源，還能根據(jù)需要產(chǎn)生函數(shù)信號源和高頻信號源，信號源常有三方面的用途：(1)激勵(lì)源，作為某些電器設(shè)備的激勵(lì)信號。由于其具有頻率轉(zhuǎn)換快、分辨率高、頻率合成范圍寬、相位噪聲低且相位可控制的優(yōu)點(diǎn)，因此，DDS技術(shù)常用于產(chǎn)生頻率快、轉(zhuǎn)換速度快、分辨率高、相位可控的信號，廣泛應(yīng)用于電子測量、調(diào)頻通信、電子對抗等領(lǐng)域。所以要實(shí)現(xiàn)高性能的信號發(fā)生器，必須在技術(shù)手段上有新的突破。隨著通信技術(shù)的發(fā)展，對信號源的要求越來越高，需要的輸出頻率高達(dá)微波頻段甚至更高，頻率范圍從零Hz到幾GHz；頻率分辨率達(dá)到mHz甚至更小，相應(yīng)頻點(diǎn)數(shù)更多。 Signal generator。雜散30dBc的信號發(fā)生器。基于DDS技術(shù)的信號源，由于可以獲得很高的頻率穩(wěn)定度和精確度，同時(shí)可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，因此發(fā)展非常迅速。為了適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場要求，研究制作高性能的任意波形發(fā)生器十分有必要，而且意義重大。使用EP1C6Q240C8N 型FPGA作為AD9854的控制單元，MSP430F449型單片機(jī)作為與PC進(jìn)行通信。 , stray 30 dBc signal generator. The signal generator has double road orthogonal output can be plete linear FM, phase shift keying and FSK etc modulation function with conventional signal generator has bee the output signal munication system function with low power consumption, high stability and high ratio of performance characteristics, and can be used for digital munication equipment, radar and other electronic equipment testing instrument and system integration ponents．Key words: Direct Digital Synthesis。作為通信系統(tǒng)中必非常重要組成部分的信號發(fā)生器，在很大程度上決定了系統(tǒng)的性能，因而常稱之為電子系統(tǒng)的“心臟”。而現(xiàn)在要求信號發(fā)生器能產(chǎn)生波形的種類多、頻率高，而且還要體積小、可靠性高、操作靈活、使用方便及可由計(jì)算機(jī)控制。近30年來，隨著超大規(guī)模集成、復(fù)雜可編程邏輯器件、現(xiàn)場可編程門陣列等技術(shù)的