基于dds的am調(diào)制(完整版)
【正文】 電路采用如下方式實現(xiàn)：圖16 實際測頻電路圖測頻電路由計數(shù)器和寄存器兩部分組成。entity seg isport(bcd_led: in std_logic_vector(3 downto 0)。USE 。BEGINIF(A39。END IF。當m 1時，波形將產(chǎn)生過調(diào)制。通過分析知道因為在加入初始相移后，取樣從中間開始，但是addr是從0開始到4095結(jié)束的，所以，取樣從ROM的最后跳到開始時，正反相沒有切換，使得波形失真，所以用地址做脈沖是不可行的。很遺憾，這種方法是在設計后才想到的，沒能具體實現(xiàn)。對測頻單元進行單獨測試，接入標準1000Hz的信號，所得結(jié)果確實為1000，確認測頻模塊正確，但是因為是精度提高了，使得整個周期的總數(shù)據(jù)量超過了4096，而使得測頻出現(xiàn)錯誤，最后還是測頻端接的只是COS的頻率，沒有能夠通過修改測出提高精度后的信號頻率，我個人覺得還是比較遺憾的。 設計過程中出現(xiàn)的問題及解決方法由于在做DDS實驗之前，已經(jīng)有做過EDA實驗，所以基本的操作問題都已經(jīng)不再出現(xiàn)，主要的問題是在于原理圖的設計細節(jié)。如改為2400可實現(xiàn)4800的分頻，產(chǎn)生1kHz的頻率；改為24即實現(xiàn)48分頻，對應產(chǎn)生1MHz。counter = NOT counter。END kcoun1。end beh。m6模塊為用觸發(fā)器組成的模7計數(shù)器，配合74138構(gòu)成掃頻電路。END mul10_arch。ARCHITECTURE mul10_arch OF mul10 ISSIGNAL p: signed (24 downto 0)。USE 。result: out signed (14 downto 0))。END IF。BEGINp= signed (39。USE 。其一是把已經(jīng)合成的正弦波的數(shù)字量轉(zhuǎn)換成模擬量。d) T=2*pi/4096。b) T=2*pi/4096。不同的是為了更好的進行控制，增加了一個清零開關。 寄存器圖5 寄存器內(nèi)部電路op2[11..0]端輸入的頻率字，控制步長，addr[11..0]端輸入的是寄存器中輸出的，這樣可以通過寄存器的clk脈沖控制地址線上的數(shù)值以步長為間隔變化，這樣就可根據(jù)步長對ROM中的數(shù)據(jù)進行采樣。use 。當k5置1時，74163開始加計數(shù)。N位是ROM的地址線寬度，即ROM中存有2N數(shù)據(jù)；D位是ROM的數(shù)據(jù)線寬度，即ROM輸出的數(shù)據(jù)范圍是0到2D1，這與以上ROM的數(shù)據(jù)配置相互對應。目前，大多數(shù)DDS的分辨率在1Hz數(shù)量級，許多小于1mHz甚至更小。但考慮到低通濾波器的特性和設計難度以及對輸出信號雜散的抑制，實際的輸出頻率帶寬仍能達到40%fs。本文主要介紹實驗中功能實現(xiàn)的方案，原理，以及相關操作。還有實驗中遇到的問題和解決方法。 （2） 頻率轉(zhuǎn)換時間短 DDS是一個開環(huán)系統(tǒng)，無任何反饋環(huán)節(jié)，這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時間極短。（4） 相位變化連續(xù) 改變DDS輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。如果對ROM中數(shù)據(jù)逐一取值，輸出的為階梯波，但是通過D/A轉(zhuǎn)換即可恢復正弦波形，累加器就是用于此。當k5置0時，74163處于保持狀態(tài)。entity adder isport(op: in signed (14 downto 0)。采用寄存器是考慮到result[11..0]端輸出的數(shù)據(jù)時間不統(tǒng)一，這樣將影響到取樣，并且要將數(shù)據(jù)進行累加時也需要脈沖，這就要由累加器提供，這也說明了寄存器的作用。電路結(jié)構(gòu)如左圖示。t=[0:T:2*piT]。t=[0:T:2*piT]。 其二則是是濾除生成的階梯形正弦波中的高頻成分，將其變成光滑的正弦波，充當?shù)屯V波器。USE 。039。END PROCESS。end adder。USE 。BEGIN PROCESS (clk)BEGIN IF (clk39。（6） 顯示測頻電路顯示測頻電路用于測量信號頻率，并將結(jié)果數(shù)字化顯示在數(shù)碼管中。seg為用VHDL語言編寫的譯碼顯示模塊。（7） 脈沖發(fā)生電路此電路實際上是分頻電路，把系統(tǒng)提供的48MHz頻率的時鐘信號分頻得到實驗中用到的各種頻率的時鐘信號。ARCHITECTURE kcoun1_arc OF kcoun1 ISSIGNAL counter :std_logic。B = counter。 仿真結(jié)果將上述模塊按功能連接好后，利用
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