【正文】 end entity pcselector。 sel : in std_logic_vector(3 downto 0)。 use 。 use 。在 Quartus II 環(huán)境下，通過 VHDL 語言設計 PC 選擇模塊 pcselector，相應的程序代碼如下所示： library ieee。 取指 IF 段由五個基本模塊組成， PC 選擇模塊 (pcselector)、即程序計數(shù)器模塊 (progc)、程序計數(shù)器加 1 模塊 (incpc)、程序存儲器模塊 (ROM0)、流水線寄存器模塊 (IFID)。 4) 同步控制。 3) 檢驗指令的合法性。根據(jù) Pcselector 的信號選擇端，來確定從順序執(zhí)行、 branchPC(跳轉(zhuǎn)分支 )、 retiPC(中斷返回 )和 retPC(子程序 )四個地址轉(zhuǎn)移源中選擇程序計數(shù)器 PC 的下一個值。 基于 FPGA 的嵌入式 CPU 設計 18 圖 取指段的結(jié)構(gòu)圖 取指 IF 段主 要的功能是： 1) 取指令及鎖存指令。 取指令段 取指令 IF 段執(zhí)行從存儲器 ROM 中取指令的操作，并將已取出的指令機器碼與程序計數(shù)器的輸出值存儲在 IF/ ID 流水線寄存器中，作為臨時保存，以便在下一個時鐘周期開始時候為下一步所用。 5 CPU 設計與仿真 該流水線 CPU 由取指令 (IF)、指令譯碼 和讀寄存器文件 (ID)、執(zhí)行或計算地址 (EXE)、存儲器訪問 (MEM)、回寫 (WB)五個部分組成 [18]。 5) 腳本支持： Quartus II 軟件同時支持基于 GUI 和基于腳本的設計技術。 4) 存儲器編譯器： Quartus II軟件用戶可以在容易使用的圖形界面選擇并配置存儲器，基于 FPGA 的嵌入式 CPU 設計 17 或者從 VHDL或 Verilog 源代碼中直接得出存儲器。 3) LogicLock基于模塊設計： Quartus II軟件采用 LogicLock基于模塊設計的設計流程，縮短并簡化了設計和驗證過程，該流程是構(gòu)建和集成模塊化系統(tǒng)最簡單靈活的方法。這樣在設計早期階段，就可以進行印刷電路電 路板 (PCB)布局。 Quartus II 設計流程 Altera 的 Quartus II是業(yè)內(nèi)領先的 FPGA設計軟件，具有最全面的開發(fā)設計環(huán)境，實現(xiàn)無以倫比的性能表現(xiàn)，而且效率高，易于使用設計流程方法。圖 Customize對話視窗。設計者第一次打開 Quartus II軟件時，可以依設計習 慣選擇標準 Quartus II 使用者介面或 MAX+PLUS II界面，或者稍候，可由 Customize對話視窗選擇外觀和操作習慣。它提供了一個內(nèi)置的 MAX+plus II外觀選項。 Quartus II 給 MAX+plus II用戶帶來的優(yōu)勢。 非常易使用的 EDA 設計軟件 Quartus II軟件以及免費的 Quartus II網(wǎng)絡版軟件所支持的眾多的 FPGA /CPLD器件和，提供易用和全面的設計環(huán)境，能夠從開始到結(jié)束完成設計項目。該軟件方便易用，功能齊全，是非常先進的 EDA工具軟件，非常適合教學、科研開發(fā)等多種場合的使用。該軟件界面友好，使用便捷，功能強 大，是一個完全集成化的可編程邏輯設計環(huán)境。 QurtusII 開發(fā)系統(tǒng) Altera公司 的 Quartus II是業(yè)內(nèi)領先的 FPGA設計軟件，具有最全面的開發(fā)設計環(huán)境，實現(xiàn)無以倫比的性能表現(xiàn)。即配置語句來安裝連接具體設計（元件）到一個實體 結(jié)構(gòu)體對。一般包頭列出所有項的名稱，而在包體具體給出各項的細節(jié)。例如： USE ； 基于 FPGA 的嵌入式 CPU 設計 15 該語句表示在 VHDL 程序中要使用名為 STD_LOGIC_1164 的程序 包中所有定義或說明項。 4) 程序包 (Package)：程序包是用來單純羅列 VHDL 語言中所要用到的信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等，它是一個可編譯的設計單元，也是庫結(jié)構(gòu)中的一個層次。實際中一個庫就對應一個目錄，預編譯程序包的文件就放在此目錄中。由此可見，庫的好處就在于使設計者可以共享已經(jīng)編譯過的設計結(jié)果。 3) 庫 (Library)：庫是專門存放預先編譯好的程序包 (package)的地方。 一個完整的、能被綜合實現(xiàn)的 VHDL 設計必須有一個實體和對應的結(jié)構(gòu)體，一個實體可以對應一個或多個結(jié)構(gòu)體，由于結(jié)構(gòu)體是對實體功能的具體描述，因此它一定要跟在實體的后面，通常先編譯實體后才能對結(jié)構(gòu)體進行編譯。結(jié)構(gòu)體對其基本設計單元的輸入輸出關系可以用 3 種方式進行描述，即行為描述（基本設計單元的數(shù)學模型描述）、寄存器傳輸描述（數(shù)據(jù)流描述）和結(jié)構(gòu)描述（邏輯元件連接描述）。 任何一個基本設計單元的實體說明都具有 如下的結(jié)構(gòu)： entity entity_name 實體名 is port ( 信號名 [，信號名 ]：端口模式 端口類型； ?? 信號名 [，信號名 ]：端口模式 端口類型 基于 FPGA 的嵌入式 CPU 設計 14 ）； end entity_name； 每個端口所定義的信號名在實體中必須是唯一的，說明信號名的屬性包括端口模式和端口類型，端口模式?jīng)Q定信號的流向，端口類型決定端口所采用的數(shù)據(jù)類型。如果設計分層次，那么在頂層實體中將包含較低級別的實體。 VHDL 的基 本結(jié)構(gòu) 一個完整的 VHDL 程序包含實體 (ENTITY)、結(jié)構(gòu)體 (ARCHICTURE)、庫 (LIBRARY)、程序包 (PACKAGE)和配置 (CONFIGURATION)五部分 [17]： 1) 實體 (Entity)：實體是 VHDL 設計中最基本的模塊， VHDL 表達的所有設計均與實體有關。所以 VHDL電路設計毫無疑問地成為硬件工程師的必備工具。 VHDL 電路描述語言所能涵蓋的范圍相當廣，能適用于各種不同階層的設計工程師的需要。設計者可以不懂硬件結(jié)構(gòu)，可以不管最終設計實現(xiàn)的目標器件，而進行獨立的設計。而且還支持同步電路、異步電路 和其他電路的設計。將 VHDL 程序?qū)懭肟删幊绦酒?，開發(fā)周期短，更改方便，所以將在很大范圍內(nèi)取代單片控制電路，成為未來數(shù)字電路設計的主流。在工程設計方面有很多優(yōu)點 [16]。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標準 。最初是由美基于 FPGA 的嵌入式 CPU 設計 13 國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言，但是由于它在一定程度上滿足了當時的設計需求，于是在 1987 年 12 月 VHDL語言成為 ANSI/IEEE 的標準（ IEEE STD 10761987）。當今，在電子工程領域， VHDL 語言已成為事實上的通用硬件描述語言。主要的硬件描述語言有： ABEL－ HDL 語言、 Verilog HDL 語言、 AHDL 語言和 VHDL 語言。本設計的 RISC CPU 將采用 VHDL 語言編寫，并采用 Altera 公司的 QuatusII 。如果轉(zhuǎn)移類型的內(nèi)容不為零，則裝入下一條程序計數(shù)器的值，執(zhí)行的指令繼續(xù)流動。 5) 寄存器轉(zhuǎn)移型數(shù)據(jù)通路。存儲字型數(shù)據(jù)通路類似于裝入字型數(shù)據(jù)通路。該指令從存 儲器中取出一個數(shù)值，然后這個數(shù)值裝入寄存器文件中。 3) 裝入字型數(shù)據(jù)通路。這個立即數(shù)由一個 6 位擴展成16 位有符號數(shù)，并作為第二操作數(shù)送入 ALU。 2) RI 型數(shù)據(jù)通路。兩個操作數(shù) Reg1 和 Reg2，是來自于指令中指定的寄存 器中，從寄存器文件中取出數(shù)據(jù)。數(shù)據(jù)通路的設計主要有以下幾種： 1) R 型數(shù)據(jù)通路。最常用的數(shù)據(jù)通路的形式有： R 型數(shù)據(jù)通路、 RI 型數(shù)據(jù)通路、裝入字型數(shù)據(jù)通路、存儲字型數(shù)據(jù)通路、和寄存器轉(zhuǎn)移型數(shù)據(jù)通路。 opcode 16 位 R1 R2 Data6 opcode 16 位 R1 Data8 func 基于 FPGA 的嵌入式 CPU 設計 11 圖 SI 型指令結(jié)構(gòu) 本設計的主要 SI 型指令如表 所示。 表 I 型指令 操作碼 指令 功能描述 功能碼 func 0100 MOVL R1,data8 將立即數(shù)存入 R1 低字節(jié) 0 MOVH R1,data8 將立即數(shù)存入 R1 高字節(jié) 1 0101 BZI R1， data8 為 0 零時，以 PC 作為相對轉(zhuǎn)移 0 BNZI R1， data8 不為 0 零時，以 PC 作為相對轉(zhuǎn)移 1 立即移型 (SI 型 )的指令結(jié)構(gòu)的 設計如圖 所示。本設計的主要 I 型指令如表 所示。 表 RI 型指令 操作碼 指令 功能描述 1001 ADDI R1,R2,data6 有符號數(shù)與立即數(shù)相加 1010 SUBI R1,R2,data6 有符號數(shù)與立即數(shù)相減 1011 LW R1,R2,data6 裝入字 1100 SW R1,R2,data6 存儲字 立即數(shù)型 (I 型 )的指令結(jié)構(gòu)如圖 所示。 R 型指令結(jié)構(gòu)的設計如圖 所示。本設計的主要 R 型指令如表 所示。在所有的 R 型指令中都有 3 位的功能碼，功能碼在指令的最后 3 位。 R 型指令中有兩個讀寄存器和一個寫寄存器，在指令中每個寄存器的寬度都用 3 位的長度來區(qū)分，因此寄存器文件中有 8 個寄存器。 R 型指令結(jié)構(gòu)的設計如圖 所示。中間的部分一般為寄存器。指令的長度為 16 位，其中的操作碼(opcode)為前 4 位，操作碼的功能是用來確定哪一種類型的指令將被執(zhí)行。在設計指令系統(tǒng)時應從以下的幾個方面來考慮： 1) 指令系統(tǒng)完備性，常用指令齊全，編程方便； 基于 FPGA 的嵌入式 CPU 設計 9 2) 指令系統(tǒng)高效性，程序占內(nèi)存空間少，運行速度快； 3) 指令系統(tǒng)規(guī)整性，指令和數(shù)據(jù)使用規(guī)則統(tǒng)一簡單、易學易記； 對于 RISC 處理器一般采用固定長度的指令格式 ,定長指令格式的好處在于指令譯碼和流水線執(zhí)行比較容易 RISC 處理機指令系統(tǒng)的共同特點就是指令種類少而精 ,尋址方式簡單，指令格 式固定。相比于復雜指令集 CISC， RISC 處理器的指令和變最非常少。但是隨著科技的進步，計算機的功能也越來越強大，計算機內(nèi)部的元件也越來越多，而且越來越復雜， CPU的指令也相應的變得十分復雜，而在使用過程中，并不是每一條指令都要完全被執(zhí)行，在技術人員的研究過程中發(fā)現(xiàn)，約有 80%的程序只用到了 20%的指令，而一些過于冗余的指令嚴重影響到了計算機的工作效率，精簡指令集 (RISC)的概念就是這樣被提了出來。 CPU 的指令集從主流的體系結(jié)構(gòu)上分為精簡指令集和 復雜指令集。所謂指令集，就是 CPU 中用來計算和控制計算機系統(tǒng)的一套指令的集合，而每一種新型的 CPU在設計時就規(guī)定了一系列與其他硬件電路相配合的指令系統(tǒng)。 3 指 令系統(tǒng)設計 CPU 本身只是一塊集成在硅晶片上的超大規(guī)模集成電路，集成的晶體管數(shù)量可達到上億個，是由非常先進復雜的制造工藝制造出來的，擁有相當高的科技含量。 第五級 ： WB 級，將從 WB 計算結(jié)果或從存儲器中取出的數(shù)據(jù)寫回寄存器中暫存，作為后讀指令的源操作數(shù)。第三級 ：EXE 級，這一級根據(jù)功級輸入的數(shù)據(jù)完成算術邏輯的運算。第一級 ： IF 級，指令計數(shù)器 PC 中的內(nèi)容作為訪問指令存儲器的地址，送到指令存儲器的地址輸入端。流水線處理器的最PC PC+1 ROM IF/ID流水線寄存器 Reg File Sign Ex Branch Unit ALU RAM ID/EX流水線寄存器 IF/ID流水線寄存器 MEM/WB流水線寄存器 Reg File 基于 FPGA 的嵌入式 CPU 設計 8 大特點是每一個時鐘周期取出一條指令來執(zhí)行。 圖 流水線 CPU 的結(jié)構(gòu) 在指令執(zhí)行過程中，指令碼和數(shù)據(jù)碼也是按照順序依次流過這五個步驟。該流水線CPU 由取指令 (IF)、指令譯碼和讀寄存器文件 (ID)、執(zhí)行或計算地址 (EXE)、存儲器訪問(MEM)、回寫 (WB)五個部分組成。流水線的基本工作原理是采用重疊延伸方式，使指令解釋過程進一步細化，提高各部件的利用率，以提高指令執(zhí)行速度。由于這種工作方式與工廠中的生產(chǎn)流 水線十分相似，因此稱為流水線技術。 現(xiàn)代處理器是基于流水線技術的 RISC CPU，采用流水線結(jié)構(gòu)的 CPU 可以改善 CPU的性能，提高 CPU 的工作效率 [14]。這種非流水線結(jié)構(gòu)的 CPU 實現(xiàn)起來相對簡單，但控制器執(zhí)行指令的速度慢，只有當上一條指令執(zhí)行完之后，才能開始下一條指令的執(zhí)行；并且功能部件利用率低，在某一時間內(nèi)，只有其中的一個部件在工作，其他部件則是空閑著。這種指令執(zhí)行方式又稱為串行執(zhí)行。在傳統(tǒng)的處理器中，這 5 個階段的執(zhí)行由指令取指部件、指令譯碼部件、指令執(zhí)行部件、存儲器操