【正文】 .................................................................... 41 基于 RISC 流水線 CPU 的綜合處理 ........................................................................... 42 結(jié)論 ............................................................................................................................................... 43 致謝 ............................................................................................................................................... 44 參考文獻(xiàn) ....................................................................................................................................... 45 附錄 ............................................................................................................................................... 46 ............................................................................................................................................... 46 基于 FPGA 的嵌入式 CPU 設(shè)計 VI 基于 FPGA 的嵌入式 CPU 設(shè)計 1 1 引言 RISC CPU 的簡介 集成電路 ( Integrated Circuits )是電子電路，但它又不同于一般意義上的電子電路，它把成千上萬的電子元件包括晶體管、電阻、電容甚至電感集成在微小的芯片上。 CPU 的各部件利用 VHDL 語言和 EDA 工具設(shè)計實現(xiàn)的，采用自頂向下 的設(shè)計方法。這個 CPU 具有 16 位的地址總線和數(shù)據(jù)總線，并且采用了 5 級流水線來提高 CPU 的工作效率。第二種方案實現(xiàn)比較簡單，但難以達(dá)到工作頻率和執(zhí)行速度較高的設(shè)計目標(biāo)。一種是使用流水線技術(shù)的精簡指令集的 CPU(即 RISC CPU)，另一 種不使用流水線技術(shù)的 RISC CPU。 基于 FPGA 的嵌入式系統(tǒng)具有設(shè)計周期短、產(chǎn)品上市速度快、設(shè)計風(fēng)險和成本低、集成度高、靈活性大、維護(hù)和升級方便、硬件缺陷修復(fù)和排除簡單等優(yōu)點 ?；?FPGA 的嵌入式 CPU 設(shè)計 I 摘 要 隨著 EDA 技術(shù)的快速發(fā)展，基于 FPGA 的嵌入式微處器的應(yīng)用越來越廣泛。同時使用 超高速集成電路硬件描述語言 (VHDL)和基于 現(xiàn)場可編程邏輯陣列 (FPGA)來設(shè)計電路的方法也得到迅速的完善。 本文基于 FPGA 設(shè)計一個 16 位的中央處理器 (CPU)，先從 CPU 的結(jié)構(gòu)和工作原理出發(fā)，提出兩種設(shè)計方案。通過分析可以知道第一種方案可以達(dá)到較高的工作效率和執(zhí)行速度，但實現(xiàn)起具有一定的難度。因此，設(shè)計采用流水線技術(shù)設(shè)計。該流水線 CPU由取指令 (IF)、指令譯碼和讀寄存器文件 (ID)、執(zhí)行或計算地址 (EXE)、存儲器訪問 (MEM)、回寫 (WB)五個部分組成。EDA 工具使用了 Altera 公司的 Quartus II 設(shè)計軟件。正是這種奇妙的設(shè)計和制造方式使得集成電路為人類社會的進(jìn)步創(chuàng)造了空前的奇跡，它不僅給人類的生產(chǎn)建設(shè)和科學(xué)研究帶來了巨大便利，而且也徹底改變了人類文明和人們?nèi)粘Ｉ畹拿婺俊? CPU 作為集成電路的高端產(chǎn)品，隨著半導(dǎo)體工藝水平的發(fā)展，遵守摩爾定律發(fā)展規(guī)律 ，CPU 性能每過 18 個月就會翻一番。 CPU 是 ( Central Processing Unit )中央處理器的縮寫，它是計算機中最重要的一個部分，由運算器和控制器組成，其內(nèi)部結(jié)構(gòu)歸納起來可以分為控制單元、邏輯單元和存儲單元三大部分，這三個部分相互協(xié)調(diào)，便可以進(jìn)行分析，判斷、運算并控制計算機各部分協(xié)調(diào)工作。 VLSI 是 設(shè)計 “ 向下 ” 更高層次發(fā)展，計算機的設(shè)計同時 “ 向下發(fā)展 ” ，兩者發(fā)展的領(lǐng)域越來越近，甚至在很多方面交疊在一起。 RISC 即精簡指令集計算機 ( Reduced Instruction set Computer )的縮寫， RISC CPU 與一般的 CPU 相比不僅只是簡化了指令系統(tǒng)，而且是通過簡化指令系統(tǒng)使計算 機的結(jié)構(gòu)更加簡單合理，從而提高了運算速度 [2]。 所謂硬布線邏輯也就是用觸發(fā)器和邏輯門直接連線所構(gòu)成的狀態(tài)機和組合邏輯，故產(chǎn)生控制序列的速度比用微程序控制方式快得多，因為這樣做省去了讀取微指令的時間。早在上個世紀(jì) 60年代，計算機科學(xué)家們發(fā)現(xiàn)，計算機中 80%的任務(wù)只是動用了大約 20%的指令，而剩下 20%的任 務(wù)才有機會使用到其他 80%的指令。 IBM 公司在 1975 年成功開發(fā)出第一款 RISC 處理器，從此RISC 架構(gòu)開始走進(jìn)超級計算機中。很快，許多廠商都開發(fā)出了自己的 RISC指令系統(tǒng)，除了 IBM 的 Power 和 PowerPC 外，還有 DEC 的 Alpha、 SUN 的 SPARC、 HP的 PARISC、 MIPS 技技術(shù)公司 MIPS、 ARM 公司的 ARM 等。 RISC 處理器可以說既簡單又復(fù)雜：簡單之處在于，相比于復(fù)雜指令集 CISC( plex Instruction Set Computer，復(fù)雜指令系統(tǒng)計算機 )，這種處理器的指令和變量非常少，正如它的英文字母縮寫 RSIC 所代表的 “ 精簡指令集 ” 的含義一樣；說 RSIC 復(fù)雜，是因為它們?nèi)菀讓崿F(xiàn)更高的并行性，而這個特點只有與設(shè)計得很好的編譯器結(jié)合起來，才能顯現(xiàn)出其優(yōu)越性。將那些能對系統(tǒng)性能產(chǎn)生凈增益的功能用硬件實現(xiàn)，其余大部分都用軟件實現(xiàn)。另外還有將編譯器作為機器的功能 RISC 微處理器使編譯器能夠直接訪問基本的硬件功能，這些使得計算機結(jié)構(gòu)更加簡單、更加合理、更加有效。在這個基礎(chǔ)上，還克服了 CISC的許多缺點，從而使計算機速度更快，程序運行時間縮短。集成電路的設(shè)計方法主要經(jīng)歷了兩個時代。前者己有幾十年的歷史，比較成熟。傳統(tǒng)的硬件設(shè)計方法有以下幾個主要特征 ： 1) 采用自下至上的設(shè)計方法。 3) 在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試。 傳統(tǒng)的硬件電路設(shè)計方法已經(jīng)沿用幾十年，是目前廣大電子工程師所熟悉和掌握的一種方法。一種嶄新的，采用可編程邏輯器件的硬件電路設(shè)計方法己經(jīng)興起 。目前常用的可編程邏輯器件主要有簡單的邏輯陣列 (PAL/GAL)、復(fù)雜可編程邏輯陣列 (CPLD)和現(xiàn)場可編程邏輯陣列 (FPGA)等 3 大類： 1) PAL/GAL： PAL 是 Programmable Array Logic 的縮寫，即可編程陣列邏輯； GAL 是Generic Array Logic 的縮寫，即通用可編程陣列邏輯。 2) CPLD： CPLD 是 Complex Programmable Logic Device 的縮寫 ， 即復(fù)雜可編程邏輯器件。 基于 FPGA 的嵌入式 CPU 設(shè)計 3 3) FPGA： FPGA 是 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程邏輯陣列。 FPGA 的集成度很高，其器件密度從數(shù)萬系統(tǒng)門到數(shù)千萬系統(tǒng)門不等，可以完成極其復(fù)雜的時序與組合邏 輯電路功能，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域。 FPGA 具有 豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用硬核等。常用的設(shè)計輸入方法有硬件描述語言 ( Hardware Description Language )和原理圖設(shè)計輸入方法等。它雖然直觀、便于理解，但它的維護(hù)性較差，不利于模塊構(gòu)造與重用。它們共同的特點是利用由頂向下設(shè)計，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計不因芯片的工藝與結(jié)構(gòu)的不同而變化，更利于向 ASIC 的移植。 2) 功能仿真：電路設(shè)計完成后，要用專用的仿真工具對設(shè)計進(jìn)行仿真，驗證電路功能是否符合要求。 3) 綜合優(yōu)化 [5]：綜合優(yōu)化是指將 HDL 語言、原理圖等設(shè)計輸入翻譯成由與、或、非門， RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接 (網(wǎng)表 )，并根據(jù)目標(biāo)與要求 (約束條件 )優(yōu)化所生成的邏輯連接，輸出 edf 和 edn 等標(biāo)準(zhǔn)格式的網(wǎng)表文件，供 FPGA 廠家的布局布線器進(jìn)行實現(xiàn)。在仿真時，把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注到綜合仿真模型中去，可估計門延時帶來的影響 [6]。這種仿真的主要目的在于檢查綜合器的綜合結(jié)果是否與設(shè)計輸入一致。此時應(yīng)該使用FPGA/CPLD 廠商提供的軟件工 具，根據(jù)所選芯片的型號，將綜合輸出的邏輯網(wǎng)表適配到具體的 FPGA/CPLD 器件上，這個過程就叫實現(xiàn)過程在實現(xiàn)過程中最主要的過程是布局布線 (PAR， Place And Route)：所謂布局 (Place)是指將邏輯網(wǎng)表中的硬件原語或者地層單元合理地適配到 FPGA 內(nèi)部的固有硬件結(jié)構(gòu)上，布局的優(yōu)劣對設(shè)計的最終實現(xiàn)結(jié)果 (在速度和面基于 FPGA 的嵌入式 CPU 設(shè)計 4 積兩個方面 )影響很大 。 6) 時序仿真與驗證：將布局布線的時延信息發(fā)標(biāo)注到 設(shè)計網(wǎng)表中，所進(jìn)行的仿真就叫時序仿真或布局布線后仿真，簡稱后仿真。一般來說，布線后仿真步驟必須進(jìn)行，通過布局布線后仿真能檢查設(shè)計時序與 FPGA 實際運行情況是否一致，確保設(shè)計的可靠性和穩(wěn)定性。 7) 板級仿真與驗證：在有些高 速設(shè)計情況下還需要使用第三方的板級驗證工具進(jìn)行仿真與驗證。 本文的目的和意義 隨著大規(guī)模集成電路技術(shù)日益成熟，通信技術(shù)、計算機技術(shù)、網(wǎng)絡(luò)技術(shù)及家用電器產(chǎn)業(yè)飛速發(fā)展，嵌入式微處器的應(yīng)用越來越廣泛?；?FPGA 的嵌入式系統(tǒng)具有設(shè)計周期短、產(chǎn)品上市速度快、設(shè)計風(fēng)險和設(shè)計成本低、集成度高、靈活性大、維護(hù)和升級方便、硬件缺陷修復(fù)和排除簡單等優(yōu) 點。但針對的不同的應(yīng)用層所選用的 CPU 會有很大的差異，因此在的嵌入式系統(tǒng)的設(shè)計過程中對效能、功耗與成本等變量進(jìn)行應(yīng)進(jìn)行多方考慮。因此通過設(shè)計具有自主知識產(chǎn)權(quán)的 CPU 軟核對于廠商乃至我國的嵌入式產(chǎn)業(yè)的發(fā)展有著重要意義。采用自頂向下的設(shè)計方法，數(shù)據(jù)總線和地址總線均為 16 位。 通過鍛煉使用所學(xué)的專業(yè)知識分析 CPU 設(shè)計的原理，可以為日后的進(jìn)行相關(guān)的設(shè)計工作或進(jìn)一步的深造打下很好的基礎(chǔ)。 工業(yè)生產(chǎn)節(jié)能時控器 系統(tǒng)的結(jié)構(gòu) 單片機是整個系統(tǒng)的核心，整個系統(tǒng)的所有運行均由單片機完成，如生產(chǎn)精確時鐘及計時， LED 數(shù)碼管顯示器輸出掃描顯示，輸出驅(qū)動繼電器，驅(qū)動蜂鳴器，掃描按鍵輸入等。 LED 數(shù)碼管顯示器主要用以顯示走時及定時設(shè)置。 電源部分負(fù)責(zé)對整個系統(tǒng)供電。當(dāng)交流電源斷電時，則由 電池進(jìn)行后背供電，保證走時準(zhǔn)確，但此時 LED 數(shù)碼管顯示器關(guān)閉，以降壓 電池的消耗。另外，還需建立幾個軟件計數(shù)器單元（如 deda,sec,min等），使 sec加 1，同時清除 deda。這樣既可完成精確計時。如圖 3 為單片機構(gòu)成電子鐘的原理圖。接著從第一條指令的地址起開始執(zhí)行該程序，得到所需結(jié)果，結(jié)束運行。 因此它必須具有以下基本功能： 1) 取指令：當(dāng)程序已在存儲器中時，首先根據(jù)程序入口地址取出一條程序，為此要發(fā)出指令地址及控制信號。是對當(dāng)前取得的指令進(jìn)行分析，指出它要求什么操作，并產(chǎn)生相應(yīng)的操作控制命令。 流水線設(shè) 計 100ms 單 元 (ded） 加 1 Sec 單元 加 1 Sec=60? ded=10? min 單元 加 1 min=60? 數(shù)碼管顯示器 N N N T0 定時器100ms 定時中 斷 Hour 單元 加 1 基于 FPGA 的嵌入式 CPU 設(shè)計 7 對于一條指令的從執(zhí)行到完成的過程中，更加合理的劃分方式是將其劃分為取指、譯碼、執(zhí)行、存儲器操作、寫回寄存器等 5 階段。對于非流水線的 CPU 來說，這 5 個階段在時間上是分時進(jìn)行的，即指令的 5 個階段是在時間上是順序執(zhí)行的。 在串行執(zhí)行方式中，如果指令取指、譯碼、執(zhí)行、存儲器操作、寫回寄存器等 5 階段完成的時間相等，若每段時間都等于 t，則執(zhí)行 n 條指令的 時間為： T＝ 3 n t 。這對于達(dá)到設(shè)計要求的工作頻率有較大的難度。計算機中的流水線是把一個重復(fù)的過程分解為若干個子過程，每個子過程與其他子過程并行進(jìn)行。從本質(zhì)上講，流水線技術(shù)是一種時間并行技術(shù)。 基于提高指令執(zhí)行速度的目的，本文的設(shè)計采用流水線結(jié)構(gòu)的 RISC CPU。其流水線結(jié)構(gòu)如圖 所示。流水線的