word版可編輯-數(shù)字信號傳輸特性測試報告電子設(shè)計(jì)大賽精心整理(參考版)
2025-03-30 23:46本頁面
【正文】 沒有測試數(shù)據(jù)與分析？文中的圖多次重復(fù)，而且不規(guī)范14附錄1：電路原理圖。分析：上圖的仿真結(jié)果直觀地反映了數(shù)字鎖相的工作過程，該電路在位同步使能控制“en”的控制下進(jìn)行同步調(diào)整，分頻器不斷地修改分頻值，使輸出的位同步脈沖相位向著信碼相位方向靠近， 時刻位同步電路初次達(dá)到同步狀態(tài)，產(chǎn)生了正確的與信碼同頻同相的位同步脈沖，完全達(dá)到了設(shè)計(jì)要求。阻帶衰減大于40db，超過了題目要求。 測試結(jié)果及分析 數(shù)字信號發(fā)生器仿真結(jié)果： 分析：由仿真圖可得，輸出結(jié)果與題目要求一致，且經(jīng)過曼切斯特編碼，達(dá)到了發(fā)揮部分的要求。 測試條件與儀器測試條件：檢查多次，仿真電路和硬件電路與系統(tǒng)原理圖完全相同，并且檢查無誤，硬件電路保證無虛焊。其仿真結(jié)果見之后測試結(jié)果。數(shù)字信號分析電路在FPGA上完成。硬件電路具體測試結(jié)果見之后測試結(jié)果。4 測試方案與測試結(jié)果硬件測試: 各個電路模塊各自調(diào)試。軟件框圖如下： 圖12 基于FPGA 的位同步系統(tǒng)框圖將它們生成圖形符號后，建立頂層設(shè)計(jì)文件，圖3 給出了位同步系統(tǒng)的FPGA 電路圖。END COMPONEN T 。在序列算法實(shí)現(xiàn)中采用元件例化語句:COMPONEN T dff1PORT(rd ,d ,clk : IN STD_LOGIC。將同步信號輸入顯示電路一端，數(shù)字信號輸入示波器y軸，顯示電路為：圖7 信號顯示電路 程序的設(shè)計(jì)隨機(jī)信號發(fā)生模塊本作品應(yīng)用移位寄存器理論,從m 序列的本原多項(xiàng)式出發(fā),在FPGA 器件上偽隨機(jī)序列發(fā)生器。電路圖為：圖9 低通濾波子系統(tǒng)電路 加減運(yùn)算電路加減運(yùn)算電路在數(shù)字信號與偽隨機(jī)信號輸出后，使其混合。余下的主要電路為：低通濾波電路，加法器電路，信號顯示電路。相加所得信號在數(shù)字信號分析電路中，提取得到其同步信號。并用低通濾波器模擬傳輸信道，~。圖6 即時顯示法顯示眼圖用一個示波器跨接在接收濾波器的輸出端，然后調(diào)整示波器掃描周期，并將提取得到的同步信號輸入DAC，在輸出到示波器x軸，使示波器水平掃描周期與接收碼元的周期同步，在示波器上就可以顯示眼圖。同步觸發(fā)一次，然后疊加一次。其中，脈沖加減控制器包括圖中的添脈沖、扣脈沖和“或”門．高穩(wěn)定度晶體振蕩器產(chǎn)生的信號經(jīng)整形電路變成兩路相位相差180。 同步信號提取 作品采用數(shù)字鎖相位同步法提取同步信號。對
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