word版可編輯-數(shù)字信號傳輸特性測試報(bào)告電子設(shè)計(jì)大賽精心整理-文庫吧在線文庫
【正文】 信號顯示電路 在FPGA上完成數(shù)字信號分析電路，提取出同步信號。圖13 位同步系統(tǒng)的FPGA 電路圖電路圖模塊說明： FRE_DIVIDER_50——50 分頻器；TIME_CAPTURE——定時(shí)信息提取器；MODULE_REGISTER——分頻值寄存器；MODULE_DIVIDER——可變模分頻器。硬件軟件聯(lián)調(diào)：將各個模塊電路與FPGA及CPLD連接，進(jìn)行總體調(diào)試。 測試結(jié)論根據(jù)上述測試數(shù)據(jù)與仿真結(jié)果，作品的各項(xiàng)指標(biāo)全部達(dá)到了題目要求，而且均完成了發(fā)揮部分的要求。 低通濾波器測試結(jié)果：（） 頻率/輸出截止頻率輸出：V ； 頻率：KHZ100k40/60/80/ 100/120140200k500k分析：由以上數(shù)據(jù)可知，各個濾波器的截止頻率均與要求相符合，且誤差較小。軟件仿真測試：m序列數(shù)字信號發(fā)生電路在CPLD上完成。 q :OU T STD_LOGIC) 。圖X 系統(tǒng)總體框圖數(shù)字信號發(fā)生與數(shù)字信號分析電路在CPLD與FPGA上完成。的周期性脈沖，然后經(jīng)控制器再送人分頻器，輸出位同步脈沖序列．若接收碼元的速率為F(波特)，則要求位同步脈沖的重復(fù)速率也為F(Hz)．這里，晶振的振蕩頻率設(shè)計(jì)在2nF(Hz)，由晶振輸出經(jīng)整形得到的窄脈沖的頻率為，lF(Hz)，經(jīng)添加或扣除脈沖和或門并，1次分頻后，可得重復(fù)頻率為F(Hz)的位同步信號．如果接收端晶振輸出經(jīng)n次分頻后，不能準(zhǔn)確地和接收到的碼元同頻同相，這時(shí)就要根據(jù)相位比較器輸出的誤差信號，通過控制器對分頻器進(jìn)行調(diào)整．由相位比較器輸出的加、減脈沖控制信號來相應(yīng)他增加或扭除脈沖，即相應(yīng)的加快或者延遲了分頻器(實(shí)際上是一個計(jì)數(shù)器，記滿凡個脈沖后電平翻轉(zhuǎn))記滿廳個脈沖的時(shí)間，從而調(diào)整了位同步輸出信號的相位． 眼圖顯示方法 眼圖顯示采用即時(shí)顯示方法。 m序列數(shù)字信號 在作品中，主要是應(yīng)用CPLD技術(shù)產(chǎn)生m序列。； 傳遞函數(shù)：偽隨機(jī)信號經(jīng)過比例放大器后再經(jīng)低通濾波，再和數(shù)字信號一起送入相加器。方案三：基于FPGA與CPLD的電路設(shè)計(jì) 應(yīng)用移位寄存器理論從序列的本原多項(xiàng)式出發(fā),獲得產(chǎn)生該序列的移位寄存器反饋邏輯式,結(jié)合FPGA 芯片結(jié)構(gòu)特點(diǎn),在序列算法實(shí)現(xiàn)中采用元件例化語句,算法運(yùn)用VHDL 語言編程,
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