word版可編輯-數(shù)字信號傳輸特性測試報告電子設(shè)計大賽精心整理(存儲版)
【正文】 取得到其同步信號。在序列算法實現(xiàn)中采用元件例化語句:COMPONEN T dff1PORT(rd ,d ,clk : IN STD_LOGIC。硬件電路具體測試結(jié)果見之后測試結(jié)果。 測試結(jié)果及分析 數(shù)字信號發(fā)生器仿真結(jié)果： 分析：由仿真圖可得，輸出結(jié)果與題目要求一致，且經(jīng)過曼切斯特編碼，達(dá)到了發(fā)揮部分的要求。沒有測試數(shù)據(jù)與分析？文中的圖多次重復(fù)，而且不規(guī)范14附錄1：電路原理圖。 測試條件與儀器測試條件：檢查多次，仿真電路和硬件電路與系統(tǒng)原理圖完全相同，并且檢查無誤，硬件電路保證無虛焊。4 測試方案與測試結(jié)果硬件測試: 各個電路模塊各自調(diào)試。將同步信號輸入顯示電路一端，數(shù)字信號輸入示波器y軸，顯示電路為：圖7 信號顯示電路 程序的設(shè)計隨機(jī)信號發(fā)生模塊本作品應(yīng)用移位寄存器理論,從m 序列的本原多項式出發(fā),在FPGA 器件上偽隨機(jī)序列發(fā)生器。并用低通濾波器模擬傳輸信道，~。 同步信號提取 作品采用數(shù)字鎖相位同步法提取同步信號。 ：截止頻率，它是二階低通濾波器通帶與阻帶的界限頻率。由于確保阻帶衰減大于40dB/十倍頻程，選擇階數(shù)在二階以上，取n=3。綜合以上論述，選擇方案三。 以DSP 芯片可以產(chǎn)生具有遍歷性的任意長度偽隨機(jī)序列。而且電路也會顯得繁瑣。并以FPGA為硬件平臺，設(shè)計數(shù)字信號分析電路。用三階巴特沃斯濾波器模擬傳輸信道，器帶外衰減大于40dB/十倍頻程，且通帶增益可調(diào)，能較好地模擬傳輸信道。但由于信號頻率較高，單片機(jī)依舊會在速度上出現(xiàn)缺陷。這就是生成任意長度偽隨序列方法的核心。該方法充分發(fā)揮了線性反饋移位寄存器結(jié)構(gòu)簡單、速度快的特點,與傳統(tǒng)的由TTL 或CMOS 定制門電路構(gòu)成的偽隨機(jī)序列發(fā)生器相比,具有體積小、功耗小、無干擾噪聲、可靠性高等優(yōu)點。 2 系統(tǒng)理論分析與計算 低通濾波器設(shè)計 根據(jù)要求，我們選擇有源低通濾波電路。：二階低通濾波器的通帶增益 找到了m 序列本原多項式與狀態(tài)轉(zhuǎn)移矩陣T 之間的關(guān)系,進(jìn)一步獲得了m 序列與本原多項式與反饋函數(shù)之間的關(guān)系,這樣就可以直接從m 序列本原多項出發(fā),在FPGA 中實現(xiàn)m 序列移位寄存器結(jié)構(gòu),產(chǎn)生m 序列。3電路與程序設(shè)計系統(tǒng)總體框圖如圖7所示，兩個CPLD分別產(chǎn)生待傳輸?shù)臄?shù)字信號和偽隨機(jī)信號。電路原理圖為： 圖10 加減運算電路原理圖
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