【正文】 一般生產(chǎn)上的要求可能接近于或低于 50nm， 如此高度的結(jié)構(gòu)可以視為“準(zhǔn)平面”（ quasiplaner) ?雙柵模式比單柵模式有更為陡直的亞閾值斜率，更高的跨導(dǎo)以及更強(qiáng)的抑制短溝道效應(yīng)的能力 V(Bg) = ~ [V] SIMIT 71 SMIC Comparison of subthreshold analytical I–V characteristics with the simulated results (from 2D ATLAS simulation ). Both gates are biased in weak inversion. Backgate voltages are varied as a parameter. Physical Compact Model OF DG MOSFET PEI et al.: IEEE ED, VOL. 50, NO. 10, OCTOBER 2022 21352143 SIMIT 72 SMIC Freescale的分離雙柵鰭狀場(chǎng)效應(yīng)晶體管 。厚度的大小會(huì)明顯影響到器件的特性 ,一般最佳的厚度約在 L的 2/3左右。雙柵器件亞閾值斜率陡直，驅(qū)動(dòng)能力強(qiáng)，有效地抑制了短溝道效應(yīng) SIMIT 70 SMIC 鰭狀場(chǎng)效應(yīng)晶體管（ FinFET） Good immuity to SCE and DIBL ?FinFET的結(jié)構(gòu)是一個(gè)立于一絕緣的襯底上高而薄的溝道且呈一凸起的鰭狀（ fin） , 看起來很像鯊魚的背鰭因而得名。在雙柵工作模式下，兩個(gè)柵共同控制溝道，額外設(shè)置具有導(dǎo)電性的下柵極可以屏蔽漏極所散發(fā)出的電場(chǎng)，抑制了漏端電力線向源端的穿透，從而有效抑制了漏致勢(shì)壘降低效應(yīng)。理論計(jì)算 , TCAD 三維器件仿真以及實(shí)驗(yàn)結(jié)果均表明 , 通過改變?cè)撈骷渲腥魏我粋€(gè)柵極偏置電壓 , 就可以得到不同的輸出特性 (增益系數(shù) )及一系列的轉(zhuǎn)移特性曲線 ,可以很方便地調(diào)節(jié)器件的閥值電壓及亞閥擺幅 , 這為電路的設(shè)計(jì)及器件制作提供了更多的靈活性 , 既可以簡(jiǎn)化電路的設(shè)計(jì)又可以降低 MOS集成電路制造工藝的復(fù)雜程度。 ?應(yīng)變硅方案 : ?對(duì)于空穴導(dǎo)電的 PMOS晶體管 ,硅溝道設(shè)計(jì)成壓縮性的應(yīng)變 (Compressive) ?對(duì)于電子導(dǎo)電的 NMOS晶體管 ,硅溝道設(shè)計(jì)成拉伸性的應(yīng)變 ((Tensile) ?制備應(yīng)變硅的方法 : ?在晶體管制作前在襯底上形成應(yīng)變，被稱作 “ 全局 ” 應(yīng)變 ,應(yīng)變是雙軸的 ?在晶體管周圍通過 “ 局部 ” 膜層引入應(yīng)變 , 為單軸應(yīng)變 ,可以有效地提高空穴載流子遷移率，含 17%鍺的鍺硅層可以把 PMOS的驅(qū)動(dòng)電流提高 25% ?兩種方法都可以采用選擇性外延技術(shù)完成 Strained Channel SIMIT 62 SMIC 應(yīng)力對(duì)器件的影響 Good stress effect on device ?對(duì)于 NMOS器件由于應(yīng)力作用，硅導(dǎo)帶六重簡(jiǎn)并能谷會(huì)分裂成兩組，一組能量低于原來能谷的二重簡(jiǎn)并能谷，另一組能量高于原來能谷的四重簡(jiǎn)并能谷；二重簡(jiǎn)并能谷沿著與界面垂直的方向，四重簡(jiǎn)并能谷沿著與界面平行的方向增加，張應(yīng)力變大，電子遷移也相應(yīng)隨之增大。 (c) 累積型 SOI MOSFET。 Power Consumption ? Dopant Profile Control ? Poly Depletion Effect: resulting in larger effective oxide thickness ? Inversion Layer Quantization: Quantization effect will move populated electrons away from the interface, resulting in larger effective oxide thickness ? Highfield Effect: Leads to mobility degradation ? Dopant Fluctuation Effect ? RC Delay Issues toward Sub50nm MOS Devices ?Novel device structure needed for suppressing SCE SIMIT 59 SMIC ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進(jìn)展 ? FinFET器件研究進(jìn)展 ? 可供選擇的新穎器件 絕緣層上硅（ SOI） MOSFET器件 (a) Partially depleted SOI MOSFET (b) Fully depleted SOI MOSFET 四種構(gòu)建于 SOI襯底上的常規(guī)平面型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（ MOSFET） 的結(jié)構(gòu)圖 . (a)部分耗盡型 SOI MOSFET。 在過去一直通過縮小波長(zhǎng)來達(dá)到減小 R之目的 降低 k1措施 : ? DFM ? RET MASK（ DOEOPCPSM) ? 193 沉浸透鏡技術(shù)增大 NA 光刻 面臨的挑戰(zhàn) SIMIT 54 SMIC 下一代光刻技術(shù)路標(biāo) SIMIT 55 SMIC 硅襯底上的常規(guī)平面型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（ MOSFET),當(dāng)溝道長(zhǎng)度太短時(shí) , 漏電流容易經(jīng)由襯底體內(nèi)在漏極與源極之間流通 , 導(dǎo)致器件開關(guān)特性的退化。 表現(xiàn)為柵控能力下降 ， 閾值電壓發(fā)生漂移 ， 亞閾值斜率增大 ， 器件泄漏電流增大 ， 對(duì)器件性能產(chǎn)生嚴(yán)重影響 。 功率耗散問題 ：集成密度和工作頻率的增加 ， 使得芯片單位面積內(nèi)的功耗急劇增加 ，降低功耗和增強(qiáng)散熱成為集成電路開發(fā)的一個(gè)重要考慮因素 。 對(duì)于器件溝道內(nèi)的載流子在 100量級(jí)的情況 ， 漲落引起的器件載流子數(shù)目變化將達(dá)到 10%左右 ， 并使得器件的閾值電壓產(chǎn)生相應(yīng)的起伏 ， 影響電路的正常工作 。 (2022 IEDM, INTEL, NiFUSI) 薄氧化層的隧穿效應(yīng) ：在器件尺寸縮小到 100nm以后為維持足夠的柵控能力 ， 需進(jìn)一步減小氧化層的厚度 ， 使得電子在氧化層中的隧穿幾率增加 ， 將導(dǎo)致柵漏電流增大 。 Osburn, ., “Impact of supersteepretrograde channel doping profiles on the performance of scaled devices,” IEEE Trans. Electron Devices, vol. 46(8), 1717, 1999 按比例縮小原則 MOSFET Scaling Guidelines as A Function of Gate Length SIMIT 16 SMIC 接觸工藝及其方塊電阻隨年代的進(jìn)展 SIMIT 17 SMIC 三種硅化物的典型工藝條件 硅化物 典型的一次退火條件 金屬蝕刻劑 典型的二次退火條件 TiSi2 600～ 7000C, 30sec NH4OH:H2O2 800～ 9000C, 30sec CoSi2 400～ 5500C, 30sec HCl: H2O2: H2O 700～ 8000C, 30sec NiSi ～ 3500C, spike anneal H2O2 : H2SO4 : H2O ～ 4500C, 30sec SIMIT 18 SMIC 19 ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進(jìn)展 ? FinFET器件研究進(jìn)展 ? 可供選擇的新穎器件 典型 CMOS工藝流程模塊 ?Start Wafer ?Initial Oxidation ?Shallow Trench Isolation ?Well Implantation ?Gate Formation ?Source/Drain Extension ?Spacer Formation ?Source/Drain Implantation ?Salicide Layer Formation ?Interlayer Dielectric ?Chemical Mechanical Polish ?Metal, Via, Intermetal Dielectric Formation ?Capping Layer SIMIT 20 SMIC 典型 CMOS器件離子注入分布圖 SIMIT 21 SMIC 典型 CMOS工藝流程模塊 Trench Isolation ? Isolation Is Used To Electrically Isolate PMOS And NMOS Transistors ? Larger Geometry Processes Use Local Oxidation Of Silicon (LOCOS) Isolation ? Smaller Geometry Processes Use Shallow Trench Isolation (STI) Shallow Trench Isolation STI STI SIMIT 22 SMIC 典型 CMOS工藝流程模塊 Trench Isolation Mask Fill with SiO2 amp。 源漏結(jié)深 j ～ 。 器件設(shè)計(jì)參數(shù) : 器件溝道長(zhǎng)度 L ～ 90nm。全自對(duì)準(zhǔn)金屬硅化鎳 (NiSi)柵 , 源及漏極 , 減小了接觸電阻 。 ILD PSi NWELL oxide Etch Stop Liner pMOS N+ Halo nMOS P+ Halo oxide PWELL N+ N N N+ P+ P P P+ STI SIMIT 14