【正文】 Deyuan Xiao, et al., PSDG MOSFET, VLSITSA 2022, April 2426, 2022 ? ?? ? ? ?? ?? ? ? ?? ?? ? ? ?? ??????????????????????????????????????????????????????????????????????????????????????? ??23B23BDoAsDDBGBon23B23BDoAsDDB Don23B23BDoAsDDBGFonZ0V0 nnD2 ψ2 ψVCeN2 ε32V2V2 ψVCμLZ32 ψ2 ψVCeN2 ε32V)2V2 ψ()(V21CμLZ22 ψ2 ψVCeN2 ε32V2V2 ψVCμLZ1dV dzzy,QμL1IDGFGBVVSIMIT 67 SMIC SIMIT 68 SMIC Chenming Hu, et al., “Green Transistor – A VDD Scaling Path for Future Low Power ICs”, VLSITSA, 2022, Green Transistor ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進展 ? FinFET器件研究進展 ? 可供選擇的新穎器件 雙柵結(jié)構(gòu)器件進一步改善對短溝道效應(yīng)的控制 ?超薄層體絕緣層上硅 (UTB SOI)器件 (左圖 )漏極的電場仍可能穿透氧化層而到達溝道或源區(qū)，引起短溝道效應(yīng) ?雙柵結(jié)構(gòu)器件 (DG MOSFET)結(jié)構(gòu) (右圖 )。 高介電常數(shù) (high k) 柵絕緣材料技術(shù)可以緩解這一效應(yīng) 溝道雜質(zhì)原子無序漲落效應(yīng) ： 溝道長度減小到小于 100nm， 溝道中的電離雜質(zhì)數(shù)目下降到幾百到幾十個 ， 這時其漲落現(xiàn)象已不可忽略 。 電源電壓 VD: 大約 1990年 , 器件主要特點為增加一道口袋或叫作暈環(huán)離子注入 (Pocket or halo implant) 以控制短溝道效應(yīng) (SCE), 全自對準金屬硅化 (TiSi)柵 , 源及漏極 , 減小了接觸電阻 , 并且采用側(cè)墻 (Spacer) 自對準工藝形成輕摻雜漏區(qū)。 源漏結(jié)深 j ～。 源漏結(jié)深 j ～ 5181。 器件設(shè)計參數(shù) : 器件溝道長度 L ～ 15181。 柵氧化層厚度 d ～ 150 197。 ILD PSi NWELL oxide Etch Stop Liner pMOS N+ Halo nMOS P+ Halo oxide PWELL N+ N N N+ P+ P P P+ STI SIMIT 14 SMIC 自對準金屬硅化鎳超級陡峭退后 (SSR)體摻雜 MOSFET 人類進入 21世紀 , 器件工藝也跨入納米時代 (加工尺寸 100nm), 主要特點為阱注入為一超級陡峭的倒摻雜離子注入以抑制短溝道效應(yīng)而同時又可以保持高的溝道載流子遷移率 。 表現(xiàn)為柵控能力下降 ， 閾值電壓發(fā)生漂移 ， 亞閾值斜率增大 ， 器件泄漏電流增大 ， 對器件性能產(chǎn)生嚴重影響 。厚度的大小會明顯影響到器件的特性 ,一般最佳的厚度約在 L的 2/3左右。 (c) 累積型 SOI MOSFET。 源漏結(jié)深 j ～ 。 柵氧化層厚度 d ～ 65197。由于采用了自對準工藝 , 多晶硅柵與 n+區(qū)域之間的交迭可以控制得很緊 , 導(dǎo)致非常小的寄生電容并且改善了器件的可靠性。 MOSFET器件 : 回顧與展望 肖德元 中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所 中芯國際集成電路 (上海 )有限公司系統(tǒng)芯片研發(fā)中心 2022年 11月 2日 內(nèi)容 ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進展 ? FinFET器件研究進展 ? 可供選擇的新穎器件 SIMIT 2 SMIC ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進展 ? FinFET器件研究進展 ? 可供選擇的新穎器件 SIMIT 3 SMIC 微電子產(chǎn)業(yè)的成長 SIMIT 4 SMIC 微電子技術(shù)取得的進步 10 5107 5108 年 份 1959 1971 2022 比率 設(shè)計規(guī)則 (181。 電源電壓 VD: 12V ILD oxide PSub N+ N+ SIMIT 9 SMIC N溝道自對準多晶硅柵 MOSFET 進入 80年代 , 主要器件為自對準多晶硅柵互補式金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (CMOS)器件。該工藝同時減小了源 /漏電極和柵電極的薄膜電阻，降低了接觸電阻，并縮短了與柵相關(guān)的 RC延遲 器件設(shè)計參數(shù) : 器件溝道長度 L ～ 。 柵氧化層厚度 d ～ 20197。 (b) 全耗盡型 SOI MOSFET。高度越高則傳導(dǎo)電流越大，但由于硅片表面高低落差增加，工藝控制的困難度也變大。 SIMIT 49 SMIC 短溝道效應(yīng) (Short Channel Effect) ?For long channel device, the gate is the primary terminal in supporting the inversion charge in the channel. ?The positively ionized donor atoms on the n+ drain side of the bodydrain pn+ junction also allows for some support of inversion charge in the channel. For large devices, the contribution of the drain in controlling the inversion layer in the channel is much smaller pared to the gate. ?However, as devices are scaled down in length, the drain has a larger percentage contribution in supporting inversion charge in the channel. This effect is known as “charge sharing” and effectively reduces the gate control over the channel of the device. ?The offstate leakage current will increase since the gate doesn’t have full control of turning the device off. ?“Gate control” is the most important concept in the physics of a transistor for proper operation. 短溝道效應(yīng)的主要機制 ?次表面穿通 ?源漏電荷共享 ?漏致勢壘降低效應(yīng) SIMIT 50 SMIC 漏致勢壘降低效應(yīng) Drain Induced Barrier Lowering ?Michael Stockinger, ?With the drain bias is increased, the surface potential in the drain region increases. ?Additionally, the surface potential also increases into the drain side of the channel. This results in lowering of the thermal barrier that is supposed to be fully controlled by the gate. SIMIT 51 SMIC Influence of DIBL on Subthreshold and VT ?The reduction in surface potential, or energy barrier, is known as Drain Induced Barrier Lowering (DIBL). ?DIBL manifests itself in multiple ways in electrical characteristics of a transistor known as “Short Channel Effects.” SIMIT 52 SMIC ?SiON Scaling Running Out Of Atoms ?Poly Depletion Limits Inversion TOX Scaling Gate Dielectric Scaling Running Out Of Atoms SIMIT 53 SMIC 其中 k1和 k2為與光刻工藝相關(guān)的參數(shù)。 保留暈環(huán)離子注入 (Halo)以進一步抑制短溝道效應(yīng)。 源漏結(jié)深 j ～。m。 柵氧化層厚度 d ～ 1000 197。 柵氧化層厚度 d ～ 400 197。 源漏結(jié)深 j ～ 。 (2022 IEDM, INTEL, NiFUSI) 薄氧化層的隧穿效應(yīng) ：在器件尺寸縮小到 100nm以后為維持足夠的柵控能力 ， 需進一步減小氧化層的厚度 ， 使得電子在氧化層中的隧穿幾率增加 ， 將導(dǎo)致柵漏電流增大 。理論計算 , TCAD 三維