【正文】 鰭狀溝道層的主要結(jié)構(gòu)參數(shù)，包括厚度與高度。 (d) 混合型 SOI MOSFET (c) Accumulationmode SOI MOSFET (d) Hybrid SOI MOSFET SIMIT 61 SMIC ?無應(yīng)變硅空穴遷移率比電子遷移率低約三倍。 器件的漏電流甚至將增大至器件無法工作 MOS器件面臨的挑戰(zhàn) 邁入 21世紀(jì) ， 集成電路的發(fā)展進(jìn)入亞 100nm時(shí)代 ， 隨著器件的溝道長度不斷縮小 ， 短溝道效應(yīng)越來越嚴(yán)重 。 電源電壓 VD: ILD PSi NWELL oxide Etch Stop Liner pMOS N+ Halo nMOS P+ Halo oxide PWELL N+ N N N+ P+ P P P+ STI SIMIT 15 SMIC De, I.。 電源電壓 VD: 大約 1994年 , 器件主要特點(diǎn)為增加一道口袋或叫作暈環(huán)離子注入 (Pocket or halo implant) 以控制短溝道效應(yīng) (SCE), 全自對準(zhǔn)金屬硅化鈷 (CoSi)柵 , 源及漏極 , 減小了接觸電阻 , 并且采用側(cè)墻 (Spacer) 自對準(zhǔn)工藝形成輕摻雜漏區(qū)。 源漏結(jié)深 j ～ 。 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 。 器件之間的隔離采用形如 ” 鳥嘴 ” 的二氧化硅局部場氧化層 (local oxidation of silicon, LOCOS)技術(shù) . CMOS器件及技術(shù)被廣泛應(yīng)用 , 它是當(dāng)今乃至今后相當(dāng)長一段時(shí)間內(nèi)最主要的集成電路技術(shù)。另外 , 還采用對溝道進(jìn)行離子注入以調(diào)節(jié)閥值電壓。m) 25 8 1/190 工作電壓 (V) 5 5 1/4 硅片直徑 (mm) 25 30 300 12 芯片晶體管的數(shù)目 6 2103 2109 3108 存儲(chǔ)器密度 (bit) 1K 4G 4106 微處理器時(shí)鐘頻率 (Hz) 108K 2G 2104 每年所制造晶體管的數(shù)目 107 1010 51017 51010 平均每晶體管價(jià)格 ($) SIMIT 5 SMIC ? μm2and μm2 SRAM Cells ?Transistor Density Doubles Every Two Years SRAM cells Intel: IEDM 2022 SIMIT 6 SMIC ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進(jìn)展 ? FinFET器件研究進(jìn)展 ? 可供選擇的新穎器件 SIMIT 7 SMIC P溝道鋁柵 MOSFET 大約 70年代早期 , 主要器件為 P溝道鋁柵 MOSFET。m。m。 電源電壓 VD: 5V ILD PSi NWELL oxide oxide PWELL N+ N+ P+ P+ LOCOS SIMIT 10 SMIC 自對準(zhǔn)多晶硅柵 MOSFET 大約 1985年 , 器件主要特點(diǎn)為在多晶硅上沉積 WSi或 TiSi金屬薄膜構(gòu)成柵極 , 為避免由于器件內(nèi)在原因如熱載流子注入效應(yīng) (HCI)而引起器件特性的退化，發(fā)展了側(cè)墻 (Spacer)工藝形成輕摻雜漏區(qū)(LDD)以減小那兒的電場 , 改善器件的熱載流子注入效應(yīng) , 因而電路可以應(yīng)用較高的工作電壓。它給高性能邏輯器件的制造提供了諸多好處。 在 ，開始引入淺溝槽隔離 (STI)技術(shù) 全自對準(zhǔn)金屬硅化物 MOSFET ILD PSi NWELL oxide Etch Stop Liner pMOS N+ Halo nMOS P+ Halo oxide PWELL N+ N N N+ P+ P P P+ STI SIMIT 13 SMIC 全自對準(zhǔn)金屬硅化鈷及 Halo離子注入 MOSFET 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 。 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 90nm。 對于器件溝道內(nèi)的載流子在 100量級的情況 ， 漲落引起的器件載流子數(shù)目變化將達(dá)到 10%左右 ， 并使得器件的閾值電壓產(chǎn)生相應(yīng)的起伏 ， 影響電路的正常工作 。 Power Consumption ? Dopant Profile Control ? Poly Depletion Effect: resulting in larger effective oxide thickness ? Inversion Layer Quantization: Quantization effect will move populated electrons away from the interface, resulting in larger effective oxide thickness ? Highfield Effect: Leads to mobility degradation ? Dopant Fluctuation Effect ? RC Delay Issues toward Sub50nm MOS Devices ?Novel device structure needed for suppressing SCE SIMIT 59 SMIC ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進(jìn)展 ? FinFET器件研究進(jìn)展 ? 可供選擇的新穎器件 絕緣層上硅（ SOI） MOSFET器件 (a) Partially depleted SOI MOSFET (b) Fully depleted SOI MOSFET 四種構(gòu)建于 SOI襯底上的常規(guī)平面型金屬氧化物半導(dǎo)體場效應(yīng)晶體管（ MOSFET） 的結(jié)構(gòu)圖 . (a)部分耗盡型 SOI MOSFET。在雙柵工作模式下，兩個(gè)柵共同控制溝道，額外設(shè)置具有導(dǎo)電性的下柵極可以屏蔽漏極所散發(fā)出的電場，抑制了漏端電力線向源端的穿透，從而有效抑制了漏致勢壘降低效應(yīng)。一般生產(chǎn)上的要求可能接近于或低于 50nm， 如此高度的結(jié)構(gòu)可以視為“準(zhǔn)平面”（ quasiplaner) ?雙柵模式比單柵模式有更為陡直的亞閾值斜率，更高的跨導(dǎo)以及更強(qiáng)的抑制短溝道效應(yīng)的能力 V(Bg) = ~ [V] SIMIT 71 SMIC Comparison of subthreshold analytical I–V characteristics with the simulated results (from 2D ATLAS simulation ). Both gates are biased in weak inversion. Backgate voltages are varied as a parameter. Physical Compact Model OF DG MOSFET PEI et al.: IEEE ED, VOL. 50, NO. 10, OCTOBER 2022 21352143 SIMIT 72 SMIC Freescale的分離雙柵鰭狀場效應(yīng)晶體管 。理論計(jì)算 , TCAD 三維器件仿真以及實(shí)驗(yàn)結(jié)果均表明 , 通過改變該器件其中任何一個(gè)柵極偏置電壓 , 就可以得到不同的輸出特性 (增益系數(shù) )及一系列的轉(zhuǎn)移特性曲線 ,可以很方便地調(diào)節(jié)器件的閥值電壓及亞閥擺幅 , 這為電路的設(shè)計(jì)及器件制作提供了更多的靈活性 , 既可以簡化電路的設(shè)計(jì)又可以降低 MOS集成電路制造工藝的復(fù)雜程度。 在過去一直通過縮小波長來達(dá)到減小 R之目的 降低 k1措施 : ? DFM ? RET MASK（ DOEOPCPSM) ? 193 沉浸透鏡技術(shù)增大 NA 光刻 面臨的挑戰(zhàn) SIMIT 54 SMIC 下一代光刻技術(shù)路標(biāo) SIMIT 55 SMIC 硅襯底上的常規(guī)平面型金屬氧化物半導(dǎo)體場效應(yīng)晶體管（ MOSFET),當(dāng)溝道長度太短時(shí) , 漏電流容易經(jīng)由襯底體內(nèi)在漏極與源極之間流通 , 導(dǎo)致器件開關(guān)特性的退化。 (2022 IEDM, INTEL, NiFUSI) 薄氧化層的隧穿效應(yīng) ：在器件尺寸縮小到 100nm以后為維持足夠的柵控能力 ， 需進(jìn)一步減小氧化層的厚度 ， 使得電子在氧化層中的隧穿幾率增加 ， 將導(dǎo)致柵漏電流增大 。全自對準(zhǔn)金屬硅化鎳 (NiSi)柵 , 源及漏極 , 減小了接觸電阻 。 源漏結(jié)深 j ～ 。 電源電壓 VD: 5V ILD PSi NWELL oxide oxide PWELL N+ N N N+ P+ P P P+ LOCOS SIMIT 11 SMIC 全自對準(zhǔn)金屬硅化物 MOSFET 大約 1989年 , 器件主要特點(diǎn)為全自對準(zhǔn)金屬硅化物 (Salicide)柵 , 源及漏極 , 減小了接觸電阻 , 并且采用側(cè)墻 (Spacer) 自對準(zhǔn)工藝形成輕摻雜漏區(qū)。 柵氧化層厚度 d ～ 400 197。 柵氧化層厚度 d ～ 300 197。 柵氧化層厚度 d ～ 1000 197。m。m。m。 源漏結(jié)深 j ～。 柵氧化層厚度 d ～ 45197。 保留暈環(huán)離子注入 (Halo)以進(jìn)一步抑制短溝道效應(yīng)。 Polish Thin oxidation Etch Remove mask SiNx SiO2 trench SIMIT 23 SM